VHDL包中的两种类型声明创建错误

Question

我正在尝试使用Vivado为VHDL项目构建自制包，并且当我添加多个类型声明时出错。

package TypeDef is
type IntCommand is (meW, meA, meO, meB);

--    type TestType is array (0 to 3) of STD_LOGIC;

type Rec is record
    inst : IntCommand;
    num1 : STD_LOGIC_VECTOR(3 downto 0);
    num2 : STD_LOGIC_VECTOR(3 downto 0);
end record Rec;

end package TypeDef;

如果我注释掉用'TestType'注释掉的行，那么包就可以一直工作到模拟。但是，如果我取消注释该行代码或添加任何其他类型的变体，则设计在尝试模拟时会出错。精心设计步骤的错误。

干杯，

Answer 1

在寻找错误后，我发现它很容易修复。我只需要编辑然后保存主文件。 'elaborlate.log'中的错误消息是'core.vdb需要重新保存，因为xil_defaultlib.typedef已更改'。