是否可以通过PL使Zynq上的DDR控制器过载？怎么分析呢？

Question

我有一个 Zynq7000，软件在两个内核上运行。它们与包含大量 DMA 的 FPGA 接口。这些 DMA 用于执行高达多个 MB 的数据传输。

我的问题是：

1. 是否有可能在某个时刻，来自 CPU 和 AXI 端口的组合访问会导致大量读写请求，导致它们在“不合理”的一段时间内处于待处理状态，或者更糟糕的是，它们迷路了吗？

2. 有没有一种方法可以估计 DRAM 访问的最坏情况？

Answer 1

通过计算周期来估计是很困难的。通过简单的测试可以得到更好的估计 - 增加吞吐量直到它崩溃。您可以添加一些额外的硬件，当“不合理”的时间停滞发生时，该硬件将停止该过程并对其进行计数...

估计 DRAM 访问的最坏情况是将 CAS 和 RAS 时间相加（意味着每次访问都针对不同的页面）...