这似乎不是一件容易的事，甚至是不可能的，但我们使用的命名约定是在Verilog中为输入/输出加上“ i_”或“ o_”前缀或后缀信号。
在凿子库中是否有某种方法可以对此进行混乱或替代？
我看到，除了时钟和复位外，所有信号都带有“ io”前缀。是否可以仅将“ i”用作输入，将“ o”用作输出？
这似乎不是一件容易的事，甚至是不可能的，但是我们使用的命名约定是在Verilog中输入或输出带有“ i_”或“ o_”前缀或后缀的信号。有没有办法弄乱...
最简单的方法是使用MultiIOModule。但是，您也可以使用MultiIOModule进行操作。这两种方法如下所示。