使用管道将信息从系统verilog Testbench传递到C ++程序

Question

我希望能够通过管道将System Verilog testbench中的信息传递给c ++程序。有没有办法实现这一点。

Answer 1

如果您在Linux上运行，则可以使用named pipe文件并让您的测试平台写入它。然后，您可以将该文件用作程序的输入。

但更有效的解决方案是使用SystemVerilog的DPI通过将C ++程序链接到模拟中来传递信息。