我正在尝试开发一个测试代码来检查专有 IP 上 I3C 总线接口的 HDR-DDR 写传输(不幸的是,我不能在这里透露)。请参阅下面的问题描述。
测试场景- 我有 2 个设备,一个作为主控制器或主控制器 (MC),另一个作为辅助控制器 (SC) 在 1 MHz SCL 上运行。 MC 将发出命令让 I3C 总线进入 HDR,然后发出命令写入有效负载(在本例中为几个字节的数据)。在 SC 上,一旦 SC 的 Rx FIFO 中接收到数据,就会触发中断。最后,SC 将发出命令从 FIFO 中读取数据并进行验证。
问题- 我看到的是,如果我将 2 个字节的数据从 MC 传输到 SC,一切正常。完美触发中断并验证数据。 现在,当我将 3 个或更多字节的数据从 MC 传输到 SC 时,我发现从未触发中断。在寄存器级别,我看到 DDR Rx FIFO 以某种方式显示为 FULL(这可能是导致此问题的原因)。
到目前为止我尝试了什么但没有奏效-
不确定此处 FIFO 的 RTL 逻辑是否存在限制。寻求帮助和建议。
如果需要更多信息,请告诉我。
提前谢谢你!