使用gEDA和iVerilog的Verilog测试平台代码。

Question

我的任务是编写一个简单的2-4解码器，然后显示可能的结果和波形。

我使用gEDA套件和Icarus Verilog (iVerilog)作为编译器，GTKWave作为波形。

这是我第一次用Verilog编码或使用gEDA套件。从google上看，我需要遵循这个designflow。

1. 想一个你想实现的设计。在我的例子中，是一个解码器
2. 用VHDLVerilog实现设计。
3. 用VHDLVerilog实现一个测试平台。
4. 用iVerilog编译设计文件和测试台文件。
5. 使用GTKWave的testbench和.vcd dump文件来显示波形。

testbench文件无法编译，我不知道为什么，我试了好几种变化，但一直出现错误。任何帮助都是非常感激的。谢谢你的帮助。

这是我的设计文件代码。

// 2 to 4 Decoder
// File Name: decoder.v

module decoder(X,Y,E,Z);
    input X,Y,E;
    output [0:3]Z;
    wire [0:3]Z;
    wire X1, Y1;

    not
        inv1(X1,X),
        inv2(Y1,Y);
    and
        and1(Z[0],X1,Y1,E),
        and2(Z[1],Y1,X,E),
        and3(Z[2],Y,X1,E),
        and4(Z[3],X,Y,E);
endmodule

这是我的测试平台代码

module decoder_tb;
    input X,Y,E;
    output [0:3]Z;
    //wire [0:3]Z;
    //wire X1, Y1;  

    // should create .vcd dump file for GTKWave
    initial
        begin
            $dumpfile("decoder.vcd");
            $dumpvars();    
        end

    decoder decode(X,Y,E,Z);
    initial 
        begin
            $display($time,"<< Z[0]=%d   Z[1]=%d   Z[2]=%d   Z[3]=%d >>", Z[0] , Z[1] , Z[2] , Z[3] );  
        end 

    initial 
        begin 
         #0
         X = 0; Y = 0; E = 1; 
         #5 
         X = 0; Y = 1; E = 1;
         #10 
         X = 1; Y = 0; E = 1;
         #15 
         X = 1; Y = 1; E = 1;
        end 
endmodule

我在终端使用的命令是：

iverilog -o decoder.vvp decoder.v decoder_tb.v
gtkwave decoder.vcd

编辑：这是准确的错误信息

aj@aj:~/verilogCode$ iverilog -o decoder.vvp decoder.v decoder_tb.v
decoder_tb.v:26: error: X is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : X is declared here as wire.
decoder_tb.v:26: error: Y is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : Y is declared here as wire.
decoder_tb.v:26: error: E is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : E is declared here as wire.
decoder_tb.v:28: error: X is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : X is declared here as wire.
decoder_tb.v:28: error: Y is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : Y is declared here as wire.
decoder_tb.v:28: error: E is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : E is declared here as wire.
decoder_tb.v:30: error: X is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : X is declared here as wire.
decoder_tb.v:30: error: Y is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : Y is declared here as wire.
decoder_tb.v:30: error: E is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : E is declared here as wire.
decoder_tb.v:32: error: X is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : X is declared here as wire.
decoder_tb.v:32: error: Y is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : Y is declared here as wire.
decoder_tb.v:32: error: E is not a valid l-value in decoder_tb.
decoder_tb.v:6:      : E is declared here as wire.
12 error(s) during elaboration.

Answer 1

在你的测试平台中，将 input 到 reg 和 output 到 wire. 这为我解决了编译错误（尽管我没有使用gEDA或iVerilog）。

module decoder_tb;
    reg X,Y,E;
    wire [0:3]Z;

在这种情况下，我的仿真器给出的错误信息比你的更有意义。

标识符 'X' 没有出现在 port 列表中。