加载design modelsim PE学生版10.4时出错

Question

我正在创建一个名为 alpha 的新项目，然后创建一个新文件 test.vhd。

library ieee;
use ieee.std_logic_1164.all;

entity d_latch is 
port(
data_in:in std_logic;
data_out:out std_logic;
enable:in std_logic);
end d_latch;

architecture beh of d_latch is 
begin
process(data_in,enable)
    begin
     if(enable <= '1') then 
        data_out <= data_in;
      end if;
    end process;
end beh;

我将 test.vhd 添加到项目 alpha 中，然后编译该文件。之后，我模拟->开始模拟，然后检查 [+] 工作库，然后检查其中显示的模块，但出现错误消息

Error loading design

Answer 1

首先编辑 if 语句以获得正确的结果：

if(enable <= '1')

必须是

if(enable = '1')

我模拟了你的代码，没有发现错误。模拟结果正确。

只需打开modelsim软件，单击文件并更改目录（例如更改为test.vhd文件的地址） 然后编译test.vhd并进行模拟。有时你应该关闭modelsim并再次执行相同的阶段，因为库目录可能被你自己错误地更改了。

Answer 2

我在使用 Modelsim 时也遇到过类似的问题，即使只是对 VHDL 代码进行了微小的更改并重新编译。似乎有效的一件事是将端口模式从缓冲区更改为输出或输入输出，具体取决于设计。