实际上谁在 MPCore 中乱序访问内存？

Question

根据我目前对 ARM Cortex A57 和 A78 TRM 的理解，微操作可以乱序发送到多个执行管道中的一个。

据我所知，这是独立教学的指令重新排序。

内存访问重新排序意味着系统中的观察者和奴隶可能会观察到与程序序列相比不同顺序的内存访问。这可能意味着以下之一 -

1 - CPU 重新排序内存访问微操作并发布到加载和存储管道。互连（ACE/CHI）没有做任何重新排序

2 - CPU 按程序顺序发出微操作，但互连（ACE/CHI）对其重新排序

我的理解对吗？ 如果是，那么屏障指令是否会通过停止进一步的指令发出来停止 CPU 流水线，或者互连会限制 CPU 主接口直到收到屏障指令响应？

我在 ARM 博客中询问，但截至目前没有回复。

https://community.arm.com/support-forums/f/architectures-and-processors-forum/54529/who-actually-does-out-of-ordering-of-the-memory-accesses- in-mpcore

Answer 1

内存重新排序（访问全局可见的缓存状态）发生在 CPU 内核内部，而不是互连。屏障指令不会向其他核心发送任何消息。

（至少不是

dmb ish

。我不知道外部可共享/非缓存一致的东西，但这些障碍可能只是订购东西 wrt。在这些情况下你也需要的缓存控制指令。A32/ T32 和 A64 文档对我来说听起来像是更强大的订单，它仍然只是等待完成由于其他指令（包括加载或存储）而已经发生的事情。某处可能有更详细的文档，但是如果这个答案遗漏了任何重要的东西，也许 ARM 专家可以用另一个答案来阐明这个问题。）

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向执行单元发出加载微操作会尝试立即从缓存中读取。但是发布存储只是将数据+地址复制到存储缓冲区。内存重新排序（它们访问一致的共享缓存）发生在每个核心内部，通过各种机制，包括存储缓冲区和命中未命中非阻塞缓存。

乱序执行是 LoadLoad 重新排序的一种重要机制（如果加载地址以不同的顺序准备就绪），但是由于缓存未加载和存储，所有主要类型的内存重新排序都可能发生在有序管道上缓冲。 （如果存储缓冲区允许乱序提交存储，ARM 通常会这样做，因为它的内存模型不能保证 StoreStore 的顺序。）

我的理解是互连通常不会自行引入重新排序。所以内存屏障只需要让这个核心内部的东西等到早期的加载完成和/或存储缓冲区耗尽。

另见：

• https://preshing.com/20120710/memory-barriers-are-like-source-control-operations/ - 在乱序访问一致的共享状态方面对内存重新排序的类比。

• 推测执行的 CPU 分支可以包含访问 RAM 的操作码吗？ - 存储缓冲区将执行与将存储提交到缓存分离，允许推测执行以及其他好处。

• 内存重新排序如何帮助处理器和编译器？ - CPU 想要早加载晚存储。

• 内存屏障是否确保缓存一致性已经完成？ - 不，缓存始终保持一致，内存屏障只是为了该核心内存操作的global visibility。不仅仅是他们的执行命令（就实际在执行单元上运行而言）。

• 按顺序提交如何实现加载->存储重新排序？

• CPU乱序执行会导致内存重新排序吗？