[从该论坛上的上一篇question中，我了解到，在大多数内存系统中，L1缓存是L2缓存的子集，这意味着从L2删除的所有条目也将从L1删除。
因此，我的问题是如何确定L1缓存中对应于L2缓存中的条目的条目。 L2条目中存储的唯一信息是标签信息。基于此标记信息，如果L1和L2缓存的行大小不同，则如果我重新创建addr，它可能会跨越L1缓存中的多行。
架构是否真的对同时刷新这两条线感到困扰，还是仅将L1和L2高速缓存保持为相同的行大小。
我知道这是一项政策决定，但我想知道常用的技术。
在内核i7中，L1，L2和L3中的行大小相同：即64字节。我想这简化了维护包容性和一致性的过程。
请参阅第10页，https://www.aristeia.com/TalkNotes/ACCU2011_CPUCaches.pdf
高速缓存行的大小（通常为64个字节）。
此外，请看这篇关于处理器缓存的非常有趣的文章：Gallery of Processor Cache Effects
您将找到以下章节：
在严格包含的高速缓存层次结构中，处理高速缓存块大小的最常用技术是对所有强制实施包含属性的高速缓存级别使用相同大小的高速缓存块。与更高级别的高速缓存使用较大的块相比，这会导致更大的标签开销，因为更高级别的高速缓存通常使用分阶段访问（在访问数据部分之前检查标签），这不仅会占用芯片面积，而且还会增加延迟。但是，这也稍微简化了设计，并减少了数据未使用部分造成的浪费容量。它不需要占用128字节高速缓存块中大部分未使用的64字节块来补偿额外的32位标记的面积损失。另外，可以通过相对简单的预取来提供利用更广的空间局部性的更大的缓存块效果，其优点是，如果未加载附近的块，则不会浪费任何容量（以节省内存带宽或减少冲突内存上的等待时间）阅读），并且邻接预取不必限于较大的对齐块。
一种不太常用的技术将缓存块划分为多个扇区。扇区大小与低级高速缓存的块大小相同可以避免过多的反向无效问题，因为高级高速缓存中的每个扇区都有自己的有效位。 （为每个扇区提供所有一致性状态元数据，而不仅仅是有效性，可以避免当块中的至少一个扇区未被弄脏/修改并且某些一致性开销（例如，如果一个扇区处于共享状态而另一个扇区处于共享状态时）过度使用回写带宽。在独占状态下，以独占状态写入扇区可能不涉及一致性流量（如果使用窥探而不是目录一致性）。]
当标签在处理器芯片上但数据在芯片外时，扇区缓存块所节省的面积尤为重要。显然，如果数据存储区的面积与处理器芯片的大小相当（这是不合理的），则具有64字节块的32位标签将占用处理器区域的大约16％（约6％），而128-字节块将花费一半的时间。 （2009年推出的IBM POWER6 +可能是使用处理器上芯片标签和处理器外数据的最新处理器。像IBM那样，将数据存储在较高密度的嵌入式DRAM中以及将标签存储在较低密度的SRAM中，可能会夸大其词。效果。]
应注意，英特尔使用“缓存行”来指代较小的单元，而“缓存扇区”指的是较大单元。 （这就是我在解释中使用“缓存块”的原因之一。）使用Intel的术语，无论缓存级别是严格包含，严格排他还是使用，缓存行的大小在缓存级别之间变化都是非常不寻常的。其他一些包容政策。
（严格排除通常使用较高级别的高速缓存作为受害者高速缓存，其中将来自较低级别的高速缓存的逐出插入到较高级别的高速缓存中。显然，如果块大小不同且未使用扇区，则逐出将需要如果在较低级别的高速缓存中存在，则要从某个地方读取的更大块的其余部分无效[理论上，严格排除可以与不灵活的高速缓存绕过一起使用，其中L1逐出将绕过L2并转到L3和L1 / L2高速缓存未命中只会分配给任一 L1 或 L2，绕过L1进行某些访问。我所知道的最接近实现的是安腾绕过L1进行浮动操作，点访问；但是，如果我没记错的话，L2包括L1。]]