我正在尝试模拟模拟和数字模拟（Cadence Virtuoso第6版）
我用verilog代码制作了简单的计数器，然后我成功地检查了数字模拟。但是当我尝试混合信号模拟时（仅使用2个反相链作为模块部分用于Clk //复位到数字计数器），我发现数字输出仅在1ns（1ns，2ns，3ns，4ns）的多个时间内改变
即使我使Clk周期为100ps，计数器仅改变1ns，2ns，3ns。 （在verilog模拟中，它完全可以。）
检查您的时间表。我希望你会有类似的东西：`timescale 1ns / 1ns第一个值是单位，第二个是分辨率。由于数字和混合信号模拟器的初始化不同，因此在两种情况下都可能不同。否则，可能是由于您可能在模拟域和数字域之间插入的连接模块（仅在ams情况下）。