为什么vivado 2017.4在这里显示错误?

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我的代码是:

module circuilar_fifo;
localparam B=3,W=2;
input wire clk,reset,wr,rd;
input wire [B-1:0] wr_data;
output wire [B-1:0] rd_data;
output wire full,empty;

这不是声明输入输出的正确方法之一吗?但是Xilinx vivado 2017.4 Webpack版本为什么显示[]

未定义端口rd_data

为什么显示这样?我哪里出问题了?我可以在

中设计代码
module circular_fifo(
input wire [B-1:0] wr_data;
input wire clk,reset
............
 );

但是第一编码设计有什么问题吗?

我的代码是:module circuilar_fifo; localparam B = 3,W = 2;输入线clk,reset,wr,rd;输入线[B-1:0] wr_data;输出线[B-1:0] rd_data;输出线满,空;这不是正确的...之一吗?] >>

在第一种样式中,模块头需要端口名称列表,因此:

module circular_fifo(clk, reset, wr, rd, rd_data, wr_data, full, empty);
verilog xilinx vivado vlsi iverilog
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在第一种样式中,模块头需要端口名称列表,因此:

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