运算符和 VHDL

Question

我不确定这个运算符是如何工作的。

例如，如果我有：

signal vector_a : std_logic_vector(4 downto 0) :=(others => '0');

vector_a <= vector_a(3 downto 0) & '1';

结果是

"0 0 0 0 1"

还是

"1 0 0 0 0"

？

如果使用

3 to 0

代替

3 downto 0

，结果会改变吗？

Answer 1

"&"

是连接运算符，从左到右连接项目。

因此，在您的示例中，

vector_a

的结果将是

0 0 0 0 1

使用不同的范围没有什么区别，从左到右打印时结果仍然是

0 0 0 1

。但它会影响索引值。