是否可以将顶部模块外部的端口始终保持在高电平？

Question

我正在对 Xilinx BASYS 3、Artix 7 板进行编程。它有 7 段显示器和 4 个阳极端口。当我在代码中忽略它们时，它们很低，导致 7 段打开。例如，有没有办法在 constrain.xdg 文件中将它们绑得很高？即使在我对 VGA 进行编程时，始终具有阳极输出也是不理想的。

module top(
  input wire clk,
  ...
  output wire [3:0] an
);
  ...
  assign an = 4'b1111; // <- I want this done automatically outside of my VGA program / top module
  ...
endmodule

Answer 1

FPGA IOB 可以选择使用约束添加弱上拉或下拉电阻。这可能会也可能不会起作用，具体取决于您的主板是否已经有上拉或下拉电阻。我会让你做电子研究。

如果您不明白分压器（上拉和下拉电阻的组合）如何工作，那将是另一个问题。

这里是有关上拉或下拉工作原理的描述的链接。
拉起

• 基本描述如下：
  

• 下面给出并描述了约束格式：