SystemVerilog。为什么类中不允许有接口?

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Q. 接口是一个静态实体,而类是一个动态实体。所以接口不能在类中定义或实例化,但静态函数可以。

所以如果允许静态函数,为什么不允许在类中使用接口,因为接口也是静态的?

system-verilog
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interface,很像一个 module 是一个包括变量、网络、过程和连接(连续赋值)在内的许多事物的集合。这就超出了一个 class 在SystemVerilog中表示。如果Verilog从一开始就用类,我们可能不需要接口,但这都是猜测。

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