我在这方面遇到了麻烦，并发布了一个指向所有寻求帮助的模块的链接。我知道这不是网站的工作方式，但我确实得到了一些建议，使我能够系统地解决问题。
由于该站点的目的是帮助其他人，我想通过链接完整的工作版本向任何拥有 zilinx fpga 开发板的人表示感谢，这些开发板可能需要一个采用两个 4 位值的 verilog 应用程序的一个很好的项目示例from 8 切换并显示两个输入 a 和 b 以及四个七段显示的总和和进位。
我不知道这篇文章是否有帮助或在哪里发布，但如果有人想要一个很好的 verilog 项目示例来玩的话，这里是链接。
https://github.com/ctbram/xiling-verilog-nexys2-4bit-ripple-adder