如何修复 Xilinx Vivado 中的 [常见 17-1293] 错误？

Question

我尝试在 Xilinx Vivado 中运行一些简单的行为模拟，但随后出现错误 -

[Common 17-1293] The path 'D:/Deepan/Text Books/internship/test/test.cache/wt' already exists, is a directory, but is not writable.

我想运行的Verilog文件以前运行得很好，但突然就坏了。

我确保该目录具有正确的访问权限并且没有陷入只读状态，但我仍然收到错误。

我在 v2021.1 和 v2020.3 上不断收到相同的错误。

我想运行的文件 -

`timescale 1ns / 1ps

module Mealy_Sequence(
        input wire clk,
        input wire reset,
        input wire level,
        output reg tick
    );
    
    localparam  //The Mealy states
        zero = 1'b0,
        one = 1'b1;
    
    reg current_state, next_state;
    
    always  @(posedge clk, posedge reset)
    begin
        if(reset)
            current_state <= zero;
        else
            current_state <= next_state;
    end
    
    always  @(current_state, level)
    begin
        case(current_state)
            zero:   begin
                    if(level)
                        begin
                            next_state <= one;
                            tick <= 1;
                        end
                    else
                        begin
                            next_state <= current_state;
                            tick <= 0;
                        end
                    end
            one:    begin
                    if(level)
                        begin
                            next_state <= one;
                            tick <= 0;
                        end
                    else
                        begin
                            next_state <= zero;
                            tick <= 0;
                        end
                    end
        endcase
    end
    
endmodule

测试台-

`timescale 1ns / 1ps

module Sequence_Test_Mealy;

    reg clk;
    reg reset;
    reg level;
    wire tick;

    Mealy_Sequence x(
        .clk(clk),
        .reset(reset),
        .level(level),
        .tick(tick)
    );

    always #5 clk = ~clk;
    always #15 level = ~level;

    initial
    begin
        clk <= 0;
        level <= 0;
        reset <= 1;
        #10 reset <=0;
    end

endmodule

Answer 1

即使我的路径名中没有空格，但我仍然收到此错误。

我解决了这个问题，方法是使路径变得非常小，例如D：/a/a/a.xpr

Answer 2

我找到了解决我自己问题的方法。 Vivado 有时不允许文件路径中存在空格（我在

Text Books

中有一个空格）。这适用于整个项目以及导入的文件。

只需删除空格即可解决问题。

Answer 3

我通过使用从这里获得的Powershell命令递归地从所有文件和文件夹中删除只读属性来解决这个问题 并从项目路径中删除所有空格
。 attrib -r C:\Projects\FPGAProjects\*.* /s /d

attrib

是命令

-r
是删除只读属性的标志c:\folder\*.*
是您运行它的文件夹，加上所有文件的通配符/s
是执行所有子目录和文件的标志/d
也可以处理文件夹