为什么 Verilog 会反转 4 位变量的第一位？

Question

我正在尝试用 verilog 编写一些代码，但由于某种原因，当我打印出来时，我输入的值发生了变化

这是我的代码

module test;
reg [3:0] A;
reg [3:0] B;
initial
     begin
       $monitor("%b %b",A,B);
       $display("A    B");
          A=0000; B=0000; 
       #1 A=0001; B=0001; 
       #1 A=0111; B=0111;
       #1 A=0011; B=1011; 
     end
endmodule

由于某种原因它打印了这个

A B

0000 0000

0001 0001

1111 1111

1011 0011

Answer 1

使用符号 4'b 后跟数字来指定 Verilog 中的 4 位二进制文字。

module test;
reg [3:0] A;
reg [3:0] B;
initial
     begin
       $monitor("%b %b",A,B);
       $display("A    B");
          A=4'b0000; B=4'b0000; 
       #1 A=4'b0001; B=4'b0001; 
       #1 A=4'b0111; B=4'b0111;
       #1 A=4'b0011; B=4'b1011; 
     end
endmodule