cpu-cache 相关问题

CPU高速缓存是CPU用来减少平均访问存储器时间的硬件结构。

如何计算缓存未命中率

我正试图回答过去纸质问题的计算机体系结构（不是家庭作业）。我的问题是如何计算未命中率。（完整的问题要求计算平均内存访问时间）...

cpu-architecture cpu-cache

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此prefetch256（）函数是否提供针对AES上的缓存定时攻击的任何保护？

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c cpu-architecture volatile cpu-cache timing-attack

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为什么错误共享仍会影响非原子，但比原子少得多？

考虑以下示例，证明存在错误的共享：使用type = std :: atomic ; struct alignas（128）shared_t {类型a;类型b; } sh; struct not_shared_t {...

c++ x86 cpu-architecture cpu-cache false-sharing

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std :: hardware_constructive_interference_size是否有用？

此领域中的现有问题仍然没有具体询问我的问题：了解std :: hardware_destructive_interference_size和std :: hardware_constructive_interference_size正确的方法...

c++ alignment cpu-cache

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在Linux上以编程方式获得准确的CPU缓存层次结构信息

我正在尝试准确描述Linux上当前CPU的数据缓存层次结构：不仅是单个L1 / L2 / L3（可能还有L4）数据缓存的大小，还包括它们的方式。。

c++ c linux cpu-architecture cpu-cache

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如何测量虚拟机中进程的缓存未命中？

我曾经使用perf_event_open（）测量某个进程的缓存未命中。现在，我需要以类似的方式测量虚拟机中进程的缓存未命中。但是perf_event_open（）认为...

virtual-machine virtualization kvm cpu-cache perf

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根据CPU缓存的MariaDB性能

我想构建一个MariaDB服务器。我在购买服务器之前根据CPU规格研究数据库性能。随着CPU缓存从8MB变为12MB，有什么好处？是...

mariadb cpu cpu-cache

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当说L1高速缓存参考或主内存参考时是什么参考

因此，我试图学习计算机的各个组件（例如L1缓存，L2缓存，主内存，以太网，磁盘等）的性能指标，如下所示：延迟比较数--------------- ----------- ...

performance latency cpu-cache

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存储缓冲区和行填充缓冲区如何相互影响？

我正在阅读MDS攻击论文RIDL：Rogue飞行中数据加载。他们讨论了行填充缓冲区如何导致数据泄漏。有“关于RIDL”漏洞和“正在重放...”>

x86 cpu-architecture cpu-cache micro-architecture cpu-mds

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当对页面使用直写式高速缓存策略时

我正在阅读MDS攻击论文RIDL：Rogue飞行中数据加载。设置为回写，直写，写合并或不可缓存的页面，并通过不同的实验确定Line ...

linux-kernel x86 cpu-architecture cpu-cache page-tables

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我们可以在堆内存上使用非时间mov指令吗？

在Agner Fog的“使用汇编语言优化子例程-11.8高速缓存控制指令中，”他说：“当在回写中发生高速缓存未命中时，内存写比读取要昂贵。] >>

caching memory-management x86-64 sse cpu-cache

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在进行基准测试时，有没有一种方法可以模拟缓存局部性？

[我正在尝试找出最适合基准C ++程序的方法，并且希望在与基准部分相关的数据存在于缓存中时模拟这两种情况...

c++ x86-64 benchmarking cpu-cache microbenchmark

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如何在PowerPC架构中“无效”或“刷新”一系列CPU缓存？

我正在使用一个嵌入式设备，该设备通过PCIe与PowerPC CPU进行通信。由于SDK的限制，我必须使用Linux内核版本4.1.8。这个版本没有相关的功能...

c linux-kernel embedded cpu-cache powerpc

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为什么AVX与SSE2相比不能进一步提高性能？

我是SSE2和AVX领域的新手。我编写以下代码来测试SSE2和AVX的性能。 #include #include #include #include ]]

c++ performance sse avx cpu-cache

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Intel的CLWB指令使缓存行无效

我正在尝试为Intel的clwb指令找到不会使高速缓存行无效的配置或内存访问模式。我正在使用NVDIMM的Intel Xeon Gold 5218处理器进行测试。 Linux版本...

x86 intel cpu-architecture cpu-cache persistent-memory

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缓存未命中L1 我有一个特定的软件，它的失误率看起来像这样： L1-dcache-misses < L2-misses< L3-misses 怎么会这样呢？未命中率是使用perf通过查看重新填充计数器除以部分获得每个缓存的总访问次数得出的。我有一个特定的软件，表现出的行为是未命中率，如下所示：L1-dcache-misses

我有一个特定的软件，表现出的行为是未命中率，如下所示：L1-dcache-misses

caching cpu-cache perf

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当线程在其他CPU内核上调度时，预期的内存语义（例如写后读取）会发生什么？]

multithreading pthreads cpu-cache

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Ice Lake的48KiB L1数据缓存的索引如何工作？

英特尔手动优化（2019年9月修订版）显示了针对Ice Lake微体系结构的48 KiB 8路关联L1数据缓存。 1软件可见的延迟/带宽将根据...

x86 intel cpu-architecture cpu-cache micro-architecture

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如果长时间空闲，缓存是否会清空自身？

如果在阈值时间内未遇到任何指令，缓存是否会刷新自身？我的意思是说，假设我有一台多核计算机，并且在其上有隔离内核。现在，对于...

cpu-architecture cpu-cache

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要读写的持久性内存缓存策略

是否有人知道尝试在App Direct模式下使用Intel Optane DC内存（DCPMM）（作为非易失性内存）使用直写式（WT）或Un-对其进行读写操作的任何缺点， ...

x86 intel hpc cpu-cache persistent-storage

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