hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

为什么quartus中“设置为顶级实体”是灰色的？

我是使用 System Verilog 进行硬件设计的新手，所以我正在尝试编译一个非常非常简单的文件：D Flip Flop。它由以下代码组成（取自https://www.chipverify.com/verilog/

verilog system-verilog hdl quartus

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sel[1] 和 sel[2] 在尝试使用 nand2tetris HDL 构建和 8 路解复用器时存在不同的总线宽度错误

我不明白为什么前一个实现有效，而后者却不起作用。我能理解他们两个背后的逻辑，在我看来他们本质上是一样的，只是以前的我们...

hdl nand2tetris

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Verilog - 创建一个计时器来计算秒数

我正在使用 FPGA (BEMICROMAX10) 创建一个使用面包板上七段显示器的数字时钟，但在让秒数准确计数为 1 秒时遇到问题。时钟系统输入我是

verilog hdl

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如何解决以下 ILA 探针错误？

我有一个经过功能验证的设计。我已经为目标“xc7z045”生成了比特流。我设置了调试来查看一些内部信号。然而，当我尝试编程时，我面临......

debugging hdl vivado

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当我遇到以下IP编译错误时我该怎么办？

我正在尝试使用 ip 目录中的浮点 ip。我能够成功生成输出产品，但每当我尝试模拟时，都会收到以下错误： “xvhdl --incr --

compiler-errors vhdl hdl vivado

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如何在 Verilog 中表示大延迟？

我想在我的 Verilog 测试平台中使用 5 秒的延迟。然而，时间缩放为 1ns/1ps。我不想改变这个缩放比例，因为它会影响我的时钟。但是，我该如何写延迟...

verilog fpga hdl asic

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Verilog 中 == 和 === 有什么区别？

有什么区别： if (dataoutput[7:0] == 8'bx) 开始和 if (dataoutput[7:0] === 8'bx) 开始执行dataoutput = 52'bx后，第二个给出1，但第一个给出0。为什么？（...

verilog system-verilog hdl

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全加器输出始终设置为 X

我开始进行 FPGA 编码，我的第一个练习是编写全加器。我正在使用 SystemVerilog 在 Vivado 中进行编码。我对此的看法如下：来源： `时间尺度1ns/10ps 模块

system-verilog fpga hdl vivado

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BCD 计数器和 JK 触发器的实现问题

我正在努力使用T触发器（JK，J=K=1）在SystemVerilog中实现BCD计数器。目标是从 0 数到 9，然后重置回 0。我正在使用 JK 触发器的 clr 输入，

verilog system-verilog hdl

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简单的组合逻辑赋值失败

我用 Verilog 编写了一个简单的虚拟模块。它基本上将值从输入复制到输出。模块虚拟（输入时钟，输入[7:0]向量1[3:0]，输出 reg [7:0] 矢量2 [3:0] ）；

verilog hdl test-bench

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Verilog 中的简单组合逻辑分配失败

我用verilog编写了一个简单的虚拟模块。它基本上将值从输入复制到输出。模块虚拟（输入时钟，输入[7:0]向量1[3:0]，输出 reg [7:0] 矢量2 [3:0] ）；

verilog vhdl hdl

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在 HDL 中处理数组

如何在 HDL 中使用数组（代表总线）？例如，我有以下代码： /** * 16 位按位与： * 对于 i = 0..15：out[i] = (a[i] 和 b[i]) */ 芯片和16 { 在[16]中，...

arrays syntax hdl bus nand2tetris

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SV 和 JK 触发器的 BCD 计数器实现问题

我正在努力使用T触发器（JK，J=K=1）在SystemVerilog中实现BCD计数器。目标是从 0 数到 9，然后重置回 0。我正在使用 JK 触发器的 clr 输入，

verilog system-verilog hdl

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Verilog 状态机状态/next_state 风格

我是一名 Verilog 初学者，我正在尝试了解在常见 FPGA 平台上实现 FSM 的最佳方法。我看过很多鼓励 state/next_state 的论文（例如这篇）......

verilog fpga hdl fsm

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在生成块内使用模块时加载设计错误

我在单独的文件中有以下模块。当我尝试运行 RC_ADD_SUB_32 模块时，出现错误 “inst”实例化失败。地区： /RC_ADD_SUB_32_TB/obj/rc_gen_loop[0]/FULL_ADDER

verilog hdl modelsim

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为什么我的代码总是触发case语句中的默认条件？

我正在学习 Verilog 并尝试构建一个 32 位 Galois LFSR，抽头位于位位置 32、22、2 和 1。这是我的代码：模块顶部模块（输入时钟，输入复位，//高电平有效

case verilog hdl

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为什么我的verilog代码总是触发case语句中的默认条件？

我正在学习 Verilog 并尝试构建一个 32 位 Galois LFSR，抽头位于位位置 32、22、2 和 1。这是我的代码：模块顶部模块（输入时钟，输入复位，//高电平有效

case verilog fpga hdl

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HDLBits Dff8p - 使用生成循环时重置不起作用

我正在尝试解决这个 HDLBits 问题，但在提交以下代码时出现了我的问题：模块顶部模块（输入时钟，输入复位，输入[7:0]d，输出[7:0]q ）； ...

verilog hdl flip-flop

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输出端口上有 XXX

我已经编写了一个异步 FIFO 缓冲区，但是当我运行它时，我在输出端口上得到 XXX。我提到了关于 SO 的问题，其中说断言重置信号应该使其工作，但尽管这样做......

verilog hdl xilinx-ise

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编写一个计数器以最小误差逼近分数

我正在用 Verilog 编写 VGA 控制器。我有一个 100 MHz 时钟，我想在 16670 ms 的时间内启用信号 VPIXEL 480 次。显然，我不能每 16670ms/480 ~= 34729.1 启用 VPIXEL...

verilog hdl vga

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