hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

编写一个计数器以最小误差逼近分数

我正在用 Verilog 编写 VGA 控制器。我有一个 100 MHz 时钟，我想在 16670 ms 的时间内启用信号 VPIXEL 480 次。显然，我不能每 16670ms/480 ~= 34729.1 启用 VPIXEL...

verilog hdl vga

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在 VHDL 中迭代二维信号

我正在尝试使用生成函数创建一个n位逻辑移位。实体逻辑移位n是通用（宽度：正数：=8）；端口（A：在std_logic_vector中（WIDTH-1下降到0）； S：在

vhdl hdl

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在 HDL 中以最小错误写入计数器

我有一个 100MHz 时钟，我想在 16670ms 的时间内启用信号 VPIXEL 480 次。显然，我不能每 16670ms/480 ~= 34729.166ms 启用 VPIXEL 或 34729.166... 100MHz c 的计数...

verilog hdl vga

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具有独特参数的SystemVerilog接口数组

我有一个模块（我们称之为“mem”），它具有作为端口的接口数组、声明接口数量的参数 NB_ITFS 和数据宽度参数。模块内存 #(NB_ITFS=...

verilog system-verilog hdl

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Verilog/SystemVerilog：“常量”函数被认为是非常量

我有一个模块，它有一个端口，其宽度应取决于函数的值：（语法是 Verilog/Systemverilog 混合，因为我使用 yosys 进行综合，仅支持有限的数量...

verilog system-verilog hdl yosys verilator

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在 SystemVerilog 中参数化数组元素的宽度

是否可以在SystemVerilog中参数化数组元素的宽度？目前，我正在做以下事情：本地参数 N = 5; localparam int widths[0:N - 1] = '{32, 16, 8, 4, 2}; 本地参数

arrays multidimensional-array system-verilog hdl

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fork join_any 中的语句与其后面的语句同时执行时是否保证执行顺序

模块测试(); reg a、b、c、d；初始开始叉 #5 $display("分叉时间为 %0t",$time); #10 $display("分叉时间为 %0t",$time); #15 $display("对于...

verilog system-verilog hdl

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赋值错误：“无法分配给数组”

我对 Verilog 相当陌生，我正在努力熟悉它。我正在 Verilog 中构建 ALU，当我尝试将操作中的值分配给 ALU_result reg 时，我收到列出的错误...

verilog hdl iverilog

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vivado 综合过程中“case item is unreachable”

`时间尺度1ns/1ps 模块液晶控制（输入时钟，输入复位，输入产品1，输入产品2，输入产品3，输入产品4，输入disp_up，输入disp_down，输入配置...

verilog fpga xilinx hdl vivado

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我是VHDL的初学者。我正在尝试声明一个包以添加 2 个 4 位 STD_LOGIC_VECTOR 并返回 4 位 STD_LOGIC_VECTOR 结果和 1 位进位

我正在使用 Xilinx ISE 工具。接下来的步骤：- 在 Xilinx ISE 中创建了一个项目。添加了 VHDL 包作为源。编写代码来声明包以添加两个 4 位 STD_LOGIC_VECTOR 并返回...

vhdl fpga xilinx hdl subproject

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在另一个模块中使用 Chisel 子模块：无法将变量分配给 io 输入

我正在尝试创建一个简单的计数器，它计算直到并包括一些 max_count_S 已经过去了多少秒。为了简化过程，我首先创建了一个“信号”计数器，...

scala hdl chisel

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在 HDL 中实现 AND 芯片

我正在阅读这本书http://nand2tetris.org/book.php，该书教授CS的基本概念，但我被要求编写AND芯片并在提供的测试软件中测试它的地方陷入困境。 ...

hdl nand2tetris

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VHDL 中自定义库的 if-else 条件

我想使用相同的源代码但略有不同来构建两个 FPGA。该变化是根据库文件中定义的常数来定义的。某些实例启用或禁用...

vhdl fpga hdl vivado

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nand2Tetris 使用芯片作为块

nand2Tetris硬件模拟器使用.hdl文件来加载芯片。但是，如果我们制作了一个芯片（或门），我们可以将它用作另一个项目的块吗？有内置函数可以编写co。 ..

hdl nand2tetris

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如何构建8位宽的HDL ALU

这是我到目前为止尝试的 8 位宽 ALU 芯片的 hdl 代码，但我不知道如何做其余的事情。芯片铝{ 在 x[8], y[8], // 8 位输入 zx, // 将 x 输入归零？ nx, // 对 x 求反

hdl alu nand2tetris

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我正在尝试构建 PC 芯片，但收到错误消息，第 19 行、out(8) 和 out(16) 具有不同的总线宽度

我正在尝试构建 PC 芯片，但收到错误消息，第 19 行、out(8) 和 out(16) 具有不同的总线宽度 ```` // 该文件基于 www.nand2tetris.org 的一部分 // 以及这本书“...

hdl nand2tetris

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verilog 中的奇偶校验器仅计算一次结果

我正在尝试编写代码来检查 Verilog 中的偶/奇奇偶校验。 `时间刻度 1ns / 1ps 模块奇偶校验器（输入[7:0]比特，输出寄存器）；整数计数 = 0；整数 i = 0；最初的开始...

verilog hdl

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Vivado verilog 1 LUT 单元形成组合循环

在进行比特流处理时，我遇到了大约 100 个与组合循环相关的错误。导致这些错误的信号是 addr_121f、addr_store_1_f 和 addr_store_2_f。我很难理解...

verilog hdl vivado soc

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为什么在综合过程中会出现Inferred Latch错误？

我想我已经写了 switch 和 if 的所有情况，但我不明白为什么在综合过程中会出现以下消息。在此输入图像描述该模块执行

verilog fpga xilinx hdl vivado

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依赖于时钟信号的组合信号与注册它之间的区别

我目前正在为 FPGA 编写一些 VHDL 代码，其中通过状态机设置完成信号。 fsm 将数据输入移位寄存器，并在完成时断言“完成”。现在有两个

fpga hdl

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