hdl 相关问题

当Verilog的always块的敏感列表中的多个变量同时改变时会发生什么？

always 块是否可以在一个时间步内执行多次？就是每次敏感列表中的信号发生变化就立即执行？如果没有，有没有规则如何...

Verilog 和模拟器中的非确定性是什么？控制流可以在一个时间步长的多个事件之间来回切换吗？

我已经阅读了有关调度语义的章节，并且可以理解标准的内容。正如标准所说，模拟器可以暂停即将到来的活动事件以执行另一个活动

为什么这些组合逻辑 Systemverilog 描述不等价

我有两个 4 位信号，表示 24 小时格式的时钟小时的二进制编码十进制：h1_24h 和 h0_24h，分别表示最高有效数字和最低有效数字。 我需要一个

在 Verilog 中将输出分配给两个模块

在下面的Verilog代码中，我想将我的输出分配给两个模块，即two_input_checker和 Three_input_checker。但是当我如下所示直接分配它们时，会出现错误。 模块

在 HDL 中同步下降沿和上升沿触发触发器

我正在使用 SystemVerilog 进行 VLSI 设计，并且面临着负边沿和正边沿触发触发器之间的信号同步问题。我有“两个时钟域”...

FIFO 缓冲区，Verilog，无法分配给未解析的线

我正在为 fifo 缓冲区制作一个 verilog 代码。我写了测试台，但它不起作用，并给我带来了这些错误： full 无法分配给未解析的电线。 空无法分配给未解析的电线。

在输出上只获得高阻

我正在设计一个带有三态缓冲器的简单总线。我的缓冲区工作正常，但在我的设计中，无论选择是 1 还是 0，我都只能得到 8'bZZZZZZZZ 输出。 这是我正在处理的设计： 我在这里...

需要有关计数器电路的 vhdl 代码的帮助

所以我还在学习VHDL Coding。到目前为止，我已经完成了许多单文件设计。这次我正在做一个需要 Hierachy/Components 的电路。我正在努力为此完成代码。任何帮助

Yosys 优化 GPIO RX 模块远离

最近开始玩iE40 icestick评估板。我遇到了什么 我认为是奇怪的行为： 看来 Yosys 想要优化掉一个需要连接端口的模块......

如何在 verilog 中更新我的寄存器？

我必须根据我的“funsel”信号更新我的寄存器。当我在 funsel 为 00 或 01 时更新它们时它起作用（00 是清除的，01 是将输入加载到寄存器。）。但在其他情况下，它不会...

如何使用参考模型轻松验证 RISC-V 内核机智？

我对RISC-V核心问题的验证很陌生。 我必须用验证系统验证 RISCV32IM 内核。 我写了一些测试台，其中包括一些场景和断言，例如自动

如何在 Chisel 生成的模块中注入 Verilog 代码？

为了测试我的 Chisel 设计，我使用了 Icarus 和 cocotb。但是如果在 verilog 模块代码中没有明确要求 Icarus 不会生成 VCD 跟踪，如下所示： `ifdef COCOTB_SIM 初始开始 $杜...

我在 Verilog 中的门级 JK 触发器设计中有永远的循环

模块jk_ff（输入J，输入K，输入时钟，输出Q，输出Qneg）； 电线 S,R,z,w; 分配 w = Q !== 1'b0; 赋值 z = Qneg === 1'b1; nand n1(S,J,Clock...

在连接Jupyter的DevCloud上为FPGA进行DPC++编译后查看report.html

我已经拿到了report.html（优化报告），但是不知道怎么查看。 我尝试了完整的命令“firefox repotr.html”并期望通过网络浏览器 Firefox 打开它，但得到： 通讯...

Nand2Tetris-project5, Error: No such built-in chip used: RAM16K

当我通过 computerAdd.tst 脚本测试 computer.hdl 时，我的硬件模拟器显示错误：No such built-in chip used: RAM16K, but I have already copy the RAM16K chip.hdl into s...

将 N 个最高有效位分配给 Verilog 中的新寄存器

我在 vivado 中使用计数器，我想通过 UART 线发送这些计数器的输出。我有 UART 工作，但它每次发送只接受 8 位。在一个tra的持续时间...

综合工具如何处理模块中未使用的输出端口？

我建议我的同事去掉不用的输出口，但是他告诉我综合工具（比如DC）会自动去掉不用的口。我并不熟悉 DC 的工作原理。有人可以...

Emacs Verilog'编译异常退出，代码为 255'

模块全加器（a，b，ci，r，co）； 输入 a、b、ci； 输出 r, co; 分配 r = a ^ b ^ ci; 分配 co = (a&b) | ((a^b)&ci); endmodule // 全加器 模块 adder_4bit (A, B, ci, R...

verilog 模块中的 reg 和 wire 有什么区别？

我们什么时候应该使用 reg，什么时候应该在 verilog 模块中使用 wire？ 我还注意到有时输出被再次声明为 reg。例如 D 触发器中的 reg Q。我有...

如何将 modport 接口连接到最初未使用 modport 声明的模块

我有一个模块，我最初是这样写的： 模块设计名称#( 参数 AWIDTH = 32, 参数 DWIDTH = 32, ... ) ( 输入线时钟， 输入线第一， 输入线 [AWIDTH-1:0]