hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

Verilog临时变量

我试图在Verilog中进行CMP指令。为了保持减法的结果，我声明了一条线。这就是代码的样子（在always语句中执行）。线[data_width：0] ...

verilog hdl

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为什么在Verilog函数中不允许无阻塞分配？

我已经阅读到，在Verilog函数中不允许使用非阻塞分配。有人可以为此提出合理的解释吗？

verilog system-verilog hdl

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vhdl中具有结构设计的多路复用器

我对VHDL完全陌生，我想在不使用其他门的情况下为逻辑含义S0 =>实现以下MUX。我想使用结构设计，但是我的主要问题之一是...

vhdl hardware hdl xilinx-ise hardware-design

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这里的数组总是@（my_array）块上的数组索引（在Verilog中实现寄存器冒泡）

我正在学习Verilog，并尝试实现CD54HC40105芯片。使我绊倒的部分是冒泡的逻辑。基本上，这是一个FIFO芯片，通过将单词通过...

verilog hdl

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时钟门控verilog代码无法正常工作

我正在尝试编写一个时钟门控逻辑，该逻辑仅允许数据在posege write_clk_en处传递。代码在EDA运动场中正确编译，但是输出不符合预期。因此，根据...

verilog system-verilog clock hdl

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无法在Modelsim中编译Micron的DDR3内存模型

我从美光网站（link）下载了要使用Modelsim（2019.2）在仿真中测试的DDR3内存模型。我按照自述文件中的说明进行了编译...

verilog fpga hdl modelsim

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vivado中的picorv32 risc-v实现，2018.2

这是核心：https://github.com/cliffordwolf/picorv32我在vivado中实现核心时遇到问题。我已经安装了riscv gnu工具链，并且我确定它可以正常工作，我修改了...

c++ c verilog hdl vivado

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如何在另一个模块中使用模块？

我正在尝试设计一个简单的8位2的补码。这是我的代码：twos_complement_of_8bits.v //`包括“ complementor.v”模块twos_complement_of_8bits（输出[7：0]输出，输入[7：0]输入）; ...

hardware verilog hdl

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为8x9 FIFO存储器的Verilog代码获取错误？

使用Verilog，设计FIFO存储器。使其深8位，宽9位。声明读取信号后，应启用FIFO的输出，否则应为高阻抗。当写信号...

verilog fifo hdl electronics

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Verilog设计问题

如何在下面的代码中解决多个驱动程序，默认值和组合循环问题？总是@（posedge clk）myregister <=＃1 myregisterNxt;总是@ *如果（重置）...]开始>

verilog system-verilog hdl register-transfer-level

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总和分配的非法组合

我计划编写带有断言的双端口ram的验证，但是当我尝试绑定下面的属性时。我没有用过任何rd引脚或rst引脚，都是从https：//www.intel .....]拿走了我的dut引脚的。

system-verilog verification hdl system-verilog-assertions

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在Mac OS X 10.6.8上用于编译和模拟Verilog程序的内容？

作为课程大纲的一部分，我必须模拟Verilog程序。但是，我的大学使用Xilinx ISE，但不适用于Mac。所以，请帮助我最好的软件，以及一些详细的...

macos verilog hdl

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Verilog中的BCD加法器（带门）

我是初学者verilog用户。我的目标是使用Gates在Verilog中编码BCD加法器。我有一些问题； 1-如何从第一个“四位加法器”输出中选择位。在我习惯于...

logic verilog hdl bcd

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错误：模块边界之外的意外模块实例

我正在尝试创建一个32位计数器，该计数器将32个输入分为4组，每组8个，然后将这4组输入到多路复用器中。这就是我所拥有的：模块Bit32（clk，reset，load，D，Q）；输入clk，...

verilog hdl

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ERROR 32位计数器Verilog HDL

我正在尝试创建一个32位计数器，该计数器将32个输入分为4组，每组8个。然后将这4组输入到一个多路复用器中。这就是我所拥有的：模块Bit32（clk，reset，load，D，Q） ;输入clk，...

verilog hdl

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尽管相等，但断言失败

我在断言中遇到了奇怪的失败。如错误消息所示，尽管相等为真，但它失败。我正在对u2模块的4个输入做一个简单的求和，并确认...

verilog system-verilog assertion hdl system-verilog-assertions

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解压缩数组的赋值必须是聚合表达式

reg [7：0] num [0:15] = {8'd64,8'd121,8'd36,8'd48,8'd25,8'd18,8'd2,8'd120,8' d0,8'd24,8'd8,8'd3,8'd35,8'd33,8'd4,8'd14};我的代码的这一特定行给出了以下错误：...

system-verilog hdl

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Verilog HDL总是＆大小写错误

我一直在研究使用Verilog HDL实现的FSM。在确定下一个状态输出的情况下，我需要分配两个输出。因此，我尝试使用开始和结束放置...

case verilog hdl

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ShiftRegister Verilog HDL输出给出xxxxxxx

我正在尝试在Verilog HDL中制作一个64位移位寄存器。当我在测试平台中尝试代码时，我只是得到xxxxxx作为输出，直到所有位都被移位为止。我不知道是什么问题。 ...

verilog hdl shift-register

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是否有一种有效的方法来从硬件（HDL）中的一组数字中计算最小的N个数字？

我正在尝试从一个集合中计算出最小的N个数字，并且我已经找到了可以执行此操作的软件算法。我想知道是否有一种有效的方法可以在硬件中执行此操作（即HDL-在系统中...

system-verilog hdl

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