hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

SystemVerilog：$ urandom_range给出的值超出范围

我在ModelSim中遇到了一个奇怪的问题，在该问题中，我将输入变量设置为某个范围内的随机值，但由于某种原因，我得到的值超出了范围。我的所有代码都包含在下面，但...

system-verilog hdl

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SystemVerilog：$ urandom_range给出的值超出范围

system-verilog hdl modelsim

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数组中的个数

我正在尝试在Verilog中计算4位二进制数中的1，但是我的输出是意外的。我尝试了几种方法；这是我认为应该有效的方法，但事实并非如此。模块...

verilog hdl dataflow

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[使用条件运算时出现错误

我已经使用条件运算符写了一行，如下所示：指定{RS2，RS1} =（！DisM ||！DisX）？（RdEn == 2'b00？（！DisI？{rs2，rs1}：64'bz）：（RdEn == 2'b01？（！switch？{rs2，Rn}：{Rn，rs1}）：{Rm ，...

verilog system-verilog hdl

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用于发送串行字节的简单VHDL测试台程序？

我正在尝试消除设计中的位重冲击，并使用一个过程从DUT外部发送测试信号。序列化消息的格式为起始位'0'，该字节以MSB首先，并且...

vhdl fpga hdl

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根据凿子数据类型的条件，凿子中可能有一个while循环吗？

这是我要完成的工作：我有一个Chisel加速器，该加速器调用另一个Chisel加速器并传递一个值。我希望第二个条件中有一个while循环，条件是...

scala while-loop hdl chisel

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“ synaptic_core”的非法重新声明

我正在用Xilinx编译一个名为“ ODIN”的SNN模拟器。对于模块的名称我得到这个错误。你能帮我吗？非法重新声明'synaptic_core'模块synaptic_core＃（...

module verilog hdl

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生成的起始块必须命名

我正在用Xilinx编译一个名为“ ODIN”的SNN模拟器。对于Generate块，我得到此错误，但我认为此块没有错。你能帮我吗？ '''genvar i;产生...

for-loop verilog hdl generate

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Verilog LRM不确定性

我对Verilog LRM中提到的Verilog计划语义中的不确定性存在一些疑问。下面是我听不懂的摘录：“ ...

verilog hdl

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如何在vhdl v93或v2002中的端口映射中连接2D数组

这是我的组件，类型和信号：类型t_data_bus_array是std_logic的array（自然范围<>，自然范围<>）；组件信用通用（...

arrays vhdl hdl

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将灵敏度列表中的信号合成到缓冲器吗？

我正在用Verilog编写一个简单的D型触发器，并查看其合成的内容。这就是我所拥有的：模块d_flip_flop（输入d，输入clr，输入clk，输入ce，输出...

verilog fpga xilinx hdl vivado

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“并发分配或输出端口连接的目标应为网络类型”

尝试合成要在Anvyl板上运行的代码时，我遇到以下错误：ERROR：HDLCompiler：329-“ C：/ Users / Chase / Desktop / Code Templates / final_bcd_counter.v”第25行：目标...

verilog hdl

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verilog中的浮点乘法问题

对于给定的项目，我在verilog中遇到了浮点乘法。因此，我在ISE 14.7的Xilinx IP内核中使用了以下配置的浮点 IP内核GUI：乘法...

architecture floating-point verilog multiplication hdl

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[VHDL中具有通用信号的二维数组-无约束数组]]

是否可以在vhdl中制作无约束数组的数组？我正在使用XCELIUM 18.03-s001。这就是我在pkg_test.vhd中声明信号类型的方式：库ieee;使用ieee.std_logic_1164.all;使用ieee ....

arrays vhdl hdl

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如何在系统Verilog中创建不同大小的接口数组

我有一个可配置的模块，其中包含一个端口的接口。我使用generate语句和for循环为每个模块实例创建不同的配置，然后将...

verilog system-verilog hdl

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在CHISEL中创建查找表

我正在尝试在宽度为72位和1024个条目的凿子中创建查找表。这1024个条目分别存储在一个文件中，我将其读入代码。到目前为止，我编写的代码是：...

scala hdl lookup-tables file-read chisel

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在Verilog中的位向量中查找前1

我对verilog还是很陌生，他试图编写一个程序来查找给定位置后的第一位。因此在数组[0,0,1,0,0,0,0,1,0,0,1,0]中，如果我的指针位于0，我想找到1。...

verilog hdl

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在nand2tetris中实现MUX门时的比较错误

我正在nand2tetris课程中尝试实现MUX（多路复用器）门。我首先尝试自己，但遇到了错误。但是无论我做了什么更改，我总是会出错。所以我试着检查一下...

hdl hardware-programming nand2tetris

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如何在HDL中制作位选择芯片？

BitSelect芯片具有：3位输入和8位输出。芯片位选择{IN bit [3]; OUT out [8];零件：//使用什么零件？ }如何实现真值表描述的行为...

hdl nand2tetris

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基于接口参数化模块（SystemVerilog）

我在SystemVerilog（使用Xilinx Vivado合成）中具有高度分层的设计。我使用参数化的接口和模块。接口内部的某些数据类型是使用（interface ...

verilog system-verilog hdl

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