hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

有没有办法保护covergroup箱的创建

有一种方法可以防止创建显式命名的bin，如下所示：coverpoints_bins：coverpoint signal_a bins a1 = {1}; bins a2 = {2}; bins a4 = {4};

verilog code-coverage system-verilog hdl test-bench

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我已经使用原语为JK触发器编写了Verilog代码

原始ffjk（Q，Clk，set，reset，J，K）;输出Q;输入Clk，设置，复位，J，K; reg Q;表// Clk设置重置J K：问：Qnew？ 1 0？？：？：...

hdl iverilog

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为什么此凿子代码在错误的UInt分配下正确编译？

我在顶部RawModule中声明了这样的模块端口（这是一个错误）：类TopMyModule扩展了RawModule {... val enet1_tx_data0 = IO（Output（Bool（）））val enet1_tx_data1 = IO（Output（Bool（）））...

hdl chisel

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为什么实例化的模块经常被赋予网名“ u”？

[在行业中，在许多教程中，例如本模块（计数器U（clk，enable，reset，data）;）和本教程（adder_hier U（result，carry，r1，r2，ci）;），通常都将模块称为u或给定前缀/后缀u_。我是...

verilog naming-conventions terminology hdl

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Verilog事件控制语句

我目前在fpga上具有用于按钮的去抖动器的以下代码，但是我收到一个错误消息，指出“一个始终/初始过程块中没有多个事件控制语句...

verilog fpga hdl

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如何在SpinalHDL中将流连接到流

我有一个写敏感的APB寄存器，该寄存器应通过时钟域交叉推入FIFO。我虽然会写：val myFlow = Flow（...）busCtrl.driveFlow（myFlow，address = 4）val myFifo = ...

hdl

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在VHDL中，何时才是使用Process语句的正确时间？

我现在正在第二或第三次学习VHDL。（这一次拥有一本非常好的和免费的电子书），我终于开始大量“获取”它。现在我是...

vhdl hdl

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数组作为模块参数

如何将常量数组作为模块参数传递？我想建立一个不同宽度的移位寄存器。可能的移位宽度应通过模块参数定义。我尝试过...

verilog system-verilog hdl

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[来自自己实体的VHDL阵列

是否可以声明包含自己的实体的数组？我正在尝试获取16个寄存器（4位地址），并希望使用数组访问它们。我有一个“注册”实体和一个注册-...

vhdl xilinx hdl vivado

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有符号二进制数乘法-芯片HDL代码

作为Nand2Tetris课程的一部分，我接受了这个学期，我必须构建一个二进制数乘法芯片。我已经构建了一些芯片，该芯片可能可以很好地处理大多数情况。但是它有一些...

hdl microchip nand2tetris

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您能帮我理解VHDL中的parrallelisme吗？

我知道在一个过程中指令是顺序执行的，信号值直到过程结束才更新，但是我不明白...的原理。]

concurrency vhdl fpga hdl

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尝试使用多个组件，形成组合循环

我创建了每个模块和一个测试台。每个都完全按照模拟器中的规定执行。但是当我尝试合成时，出现错误“ 2170-Unit VgaTest：以下信号形式...

vhdl fpga xilinx hdl

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数组搜索1s和0s

我想遍历32位的逻辑向量，并找到值为1和0的索引，并将它们存储在两个单独的数组中。我将通过输入知道在...

arrays verilog system-verilog hdl

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冲突教程示例中'pure'关键字的用途是什么？

在Clash官方网站上，有下面的示例：>>> sampleN @System 4（寄存器0（纯（8 ::签名8）））我知道什么是纯函数，但是为什么在此使用此关键字？如果我删除...

haskell hdl clash

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Verilog模拟：所有输出x

我已经上了一段时间的课程，一直在研究这个问题，但我似乎无法使其正常工作。我对verilog还是很陌生，所以希望它不会太明显。基本上，当我...

verilog hdl

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无法戳MixedVec

我在模块接口中声明了MixedVec：类WbInterconOneMaster（val awbm：WbMaster，val awbs：Seq [WbSlave]）扩展了模块{val io = IO（new Bundle {val ...

scala hdl chisel

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捆绑软件的Vec作为模块参数

我正在编写Wishbone Intercon模块，以使地址自动解码。我有两个Bundle类，它们描述了Wishbone主接口和Wishbone从接口。 WbMaster类（val dwidth：...

scala hdl chisel

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彩色到灰度转换

Im使用C ++ openCV程序实现第一原理HDL（Verilog）图像对象检测的算法开发。我终于设法使HDL版本达到精明的检测点。按顺序...

c++ opencv grayscale hdl

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==赋值语句（Verilog）中的运算符

我正在尝试了解一些系统Verilog语法。我在努力完成一项任务时遇到了这个解决方案，但是我不明白为什么它起作用。 localparam int lo = w; ...

verilog system-verilog ternary-operator assign hdl

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将一个设备的输出寄存器设置为Verilog中另一设备的输入

我想将一个模块的输出reg的值用作另一个模块的输入。我该怎么做？下面的代码显示了当我尝试将3位upcounter的输出连接到3to8时出现的错误...

verilog hdl

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