hdl 相关问题

HDL是一种硬件描述语言，一种用于设计芯片的编程语言。两个主要的是Verilog和VHDL。

我正在编写一个叉骨水暖包装，以为我的设计生成Intercon模块。在这个名为wbplumbing的程序包中，我为Wishbone Master和Slave接口声明了两个Bundle：class WbMaster（...

scala hdl chisel

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请考虑以下示例：参数BITWIDTH = 16;这有效：逻辑[1：0] [BITWIDTH-1：0] var = {16'h30，16'h40};这不起作用：逻辑[1：0] [BITWIDTH-1：0] var = {BITWIDTH'h30，BITWIDTH'...

verilog system-verilog hdl digital-logic register-transfer-level

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verilog中$ signed和signed'有什么区别？

[verilog中的$ signed和signed'有什么区别？

logic verilog system-verilog hdl register-transfer-level

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为什么总是阻止当在灵敏度列表中描述的逻辑的重新分配不重新激活

信号driver_a重新分配在always块回0，但为什么始终阻止未激活和值分配给driver_b？总是@（driver_a）开始driver_b = driver_a; driver_a = 0;结束 ...

verilog system-verilog hdl synopsys-vcs

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产生的触发器的数目的Verilog代码

如何计算的Verilog代码生成或使用触发器的数量，而无需使用任何工具？

verilog fpga hdl digital-logic vlsi

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如何定义网表合成一个自定义单元格？

我目前工作的一个CPU设计中，我想不同的微架构的力量，速度和面积的方式进行比较。这些微体系结构只能通过不同的实例不同...

embedded hdl synthesis netlist

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使用.hdl和硬件仿真器的计算机处理器的执行部件（nand2tetris）

我无法让我的.hdl文件，以对HardwareSimulator负荷。到目前为止，我已经实现了FullAdder.hdl和Add16.hdl。我recieving的错误信息是22行，朱没有源销...

hdl hardware-programming nand2tetris

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CPU.hdl - 需要解释理解代码

我有这样的CPU.hdl代码。 CHIP CPU {IN INM [16]，// M值为输入（的RAM M =内容[A]）指令[16]，//指令用于执行的复位; //信号是否...

hdl

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如何修复VHDL中的“未知的正式标识符”错误

我的VHDL代码出错了。我正在使用ModelSim软件。我是新手。发布了类似的问题，但这并没有解决我的问题。端口映射中的实际问题。一世 ...

vhdl hdl modelsim

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输入端口声明有两种尺寸

我是SystemVerilog的新手，在我正在研究的项目中，我偶然发现了以下端口声明。从VHDL我知道一个大小的端口声明（例如一个8位向量）。但我不......

system-verilog hdl

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什么是“融合”不同指针指向的位置的好方法？

我有许多指针指向内存中的不同（或相同）位置。我想实现一种机制，允许我们“融合”指针的给定子集所指向的位置。我是 ...

perl pointers memory reference hdl

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为什么在单个Verilog语句中计算两个恭维（即~x + 1'b1）会产生错误的答案？

我意识到在单个verilog语句中做出2的恭维（如下面的''所示）给出了错误的答案。但我不明白为什么。有人可以帮忙解释一下吗？接线员......

verilog system-verilog hdl

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Verilog HDL错误：非法的左侧分配

我正在学习CPU设计和基本的Verilog HDL。我有一个在Fedora 29上运行tkgate的处理器，我设计了一个硬件RAM磁盘。我无法测试RAM，但决定用...替换它

verilog hdl

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Verilog - 从多个“传感器”接收输入，增加“计数”

我正在为一堂课做一个介绍性的Verilog项目。在我的代码中，我使用了几个传感器（Sensor_1，Sensor_2 ......）。所有传感器都处于空闲状态; Sensor_x == 0.如果传感器感应到移动......

verilog fpga hdl

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设计有效/准备握手的方法

我在verilog中实现了有效/准备好的握手信号。我只是想知道我的方法是对的还是有问题的。我很高兴知道有任何改进。使用简单的计数器......

verilog fifo hdl handshake handshaking

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用VHDL中的向量进行并发信号分配

我正在尝试使用GHDL编译此代码，我得到错误：'=>'是预期而不是'not'。我希望代码没有任何进程，也没有隐含的进程。图书馆;使用ieee ....

concurrency vhdl hdl ghdl

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Verilog - 模拟时模块的输出保持未知状态

当我尝试使用Quartus prime的模拟波形编辑器模拟模块时，模块的输出保持未知状态或不关心状态（'X'）。该模块是...中唯一的模块

verilog fpga hdl quartus

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关于触发始终块的问题

我知道一个始终阻止将触发其灵敏度列表中任何元素的更改，但是，我的问题是如果在语句中发生灵敏度列表的更改时会发生什么...

verilog system-verilog execution hdl

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HDLBits上的问题：使用以下输入和输出设计1-12计数器

使用以下输入和输出设计1-12计数器：复位同步高电平有效复位，强制计数器为1使能设置为高电平计数器运行Clk正边沿触发时钟...

verilog hdl

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如何在cocotb中强制使用python 3？

我正在使用CocoTB来测试我的HDL设计，但据我所知，可以将它与python2.7或python3一起使用。在setup.py配置文件中，我可以看到两者都受支持：[...]“编程...

python hdl cocotb

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