modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

如何使用流运算符投射宏

我有 Systemverilog 宏，用于对解压数据进行字节序感知解析：该宏的目的是从字节数组的 BYTE_OFFSET 偏移量中获取任何 BYTE_WIDTH 字节，并将它们打包到

casting system-verilog modelsim questasim

回答 1 投票 0

VHDL内部信号分配不起作用

我是 VHDL 编程的新手，我在使用此 VHDL 代码（同步计数器）时遇到问题。变量 Q_AUX_4 从未分配给输出 Q_OUT，因为当我尝试运行模拟时，使用

embedded vhdl modelsim intel-fpga

回答 1 投票 0

整数环绕中的 Modelsim 错误标志 - 无法更改为 vhdl 代码

我有一个旧的 VHDL 代码，我需要使用 Modelsim 运行模拟。该代码“包括”扭曲条件，这在实际硬件中没有影响，但在模拟中失败......

integer vhdl word-wrap modelsim suppress

回答 1 投票 0

如何在VHDL中添加“for”循环

我试图让这个“for”循环工作，但我遇到了同样的错误：“非法并发语句”。 IEEE 图书馆；使用 IEEE.std_logic_1164.all；使用 IEEE.numeric_std.all；我们...

for-loop vhdl modelsim

回答 1 投票 0

将modelsim intel starter VHDL版本设置为2008

我正在尝试使用 VHDL 2008 中的一些东西（当然，可以用 2002 年完成，但 2008 年要干净得多）。如果我在命令行中编译文件并手动设置版本，它就会成功，...

vhdl modelsim

回答 2 投票 0

如何为我的 Verilog 代码创建测试平台？

我正在尝试使用 Verilog 在 Modelsim 中打印这个布尔函数的图形这是我在 Modelsim 中编写的代码：模块电路（输入A，输入B，输入C，输入D，输出寄存器F ）；总是@*...

verilog modelsim

回答 1 投票 0

从命令行创建 questasim/modelsim 项目

我正在尝试编写一个makefile来编译和模拟一些vhdl代码。有没有办法从 linux/windows 命令行创建项目？如果您打开该工具并...

modelsim questasim

回答 3 投票 0

如何避免行为 vhdl 代码模拟中出现故障？

我一直在尝试为计数器编写VHDL代码。最终，我想获取输出值，用常量值检查它，并查看计数器是否达到常量值。如果它是...

vhdl modelsim digital digital-design

回答 1 投票 0

行为建模：语法错误，意外结束

模块 Seven_seg1 ( in , o ); 输入[2:0]；输出[6:0]o；总是@（*）开始案例（中） 0: o=7'b1111110 ; 1: o=7'b0110000 ; 2: o=7'b1101101 ; ...

verilog modelsim

回答 1 投票 0

包中VHDL外部名称列表

我正在尝试编写一个 VHDL 包来创建外部名称列表，以便在我的测试台中使用它们。我不确定是否可以在包中声明外部名称，但编译器不会

package external vhdl modelsim

回答 3 投票 0

转换函数“To_bit”必须只有一个形参

我在 VHDL 测试用例上运行 modelsim 时遇到上述错误，我无法理解为什么会出现错误。测试用例： IEEE 图书馆；使用 ieee.std_logic_1164.all；实体a是港口（我...

vhdl modelsim

回答 2 投票 0

在生成块内使用模块时加载设计错误

我在单独的文件中有以下模块。当我尝试运行 RC_ADD_SUB_32 模块时，出现错误 “inst”实例化失败。地区： /RC_ADD_SUB_32_TB/obj/rc_gen_loop[0]/FULL_ADDER

verilog hdl modelsim

回答 1 投票 0

展台编码不起作用，包括模拟

我正在为数组乘法器编写一个 Booth 编码。这是模块之一：模块add_input(M,pos,neg,C); 参数n=8；输入[n-1:0]M；输入正、负；输出[2*n-1:0]C； reg [2*n-1:0]C; 我...

verilog system-verilog modelsim

回答 1 投票 0

Modelsim Testbench 未生成控制台输出

我在这里为我的作业设计了一个单元，模块作业1(a, b, sel, y); 输入有符号[7:0] a, b; 输入[1:0]选择；输出 reg 有符号 [7:0] y；总是@(a或b或sel)开始案例（选择） ...

verilog modelsim quartus

回答 1 投票 0

获取modelsim中vhdl实体的依赖关系

我在ModelSim中成功编译了一个大型VHDL设计。设计在这里并不重要，我的问题是关于任何 VHDL 设计的 ModelSim 命令。现在假设我在那里有一个实体 E1 并且我...

dependencies tcl vhdl modelsim

回答 2 投票 0

Questasim 工具在更新代码并重新运行原理图后显示错误

与 Model Sim Questa 工具相关的问题。（系统verilog）我已经在 Questa Sim 中运行了代码，然后检查了该 verilog 代码的原理图。但我再次更改了代码中的某些内容并尝试...

system-verilog modelsim questasim

回答 1 投票 0

Modelsim 在成绩单中显示未知或垃圾数字

我正在尝试编写一个测试平台来使用 $display() 语句测试我的处理器。但不知道为什么会有意想不到的，成绩单上印着意想不到的或者垃圾的数字。这...

verilog simulation modelsim test-bench

回答 1 投票 0

Verilog - 模拟时错误：“未解析的引用”

使用 ModelSim。我正在尝试模拟一个可上下两位计数器。它编译得很好，但是当我尝试运行模拟时，出现以下错误： ** 错误：(vsim-3043) D:/ModelSim/examples/L...

verilog modelsim

回答 1 投票 0

当我尝试模拟时，为什么 Modelsim 显示“错误：MIF 包含非法字符”？

我目前正在使用 Quartus 20.1 和 Modelsim 2020.1 在 VHDL 中设计基于 MIPS 的处理器。我创建了一个 MIF 文件（希望）计算给定数字的 GCD。我的 MIF 文件包含...

mips simulation modelsim quartus

回答 1 投票 0

modelsim wave 为空且 msg 显示“xxx”

我正在 Modelsim 上运行 verilog 文件，但是波形区域是空的并显示“xxxxxx”消息。一般来说，我对 Verilog/Modelsim/Quartus 非常陌生，任何帮助都会非常有用

verilog modelsim

回答 1 投票 0

modelsim 相关问题

最新问题