ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。
我正在 Modelsim 上运行 verilog 文件，但是波形区域是空的并显示“xxxxxx”消息。一般来说，我对 Verilog/Modelsim/Quartus 非常陌生，任何帮助都会非常有用
这个简单的测试会在使用 modelsim 编译时导致错误，而 Quartus 可以完成整个综合/拟合过程。 IEEE 图书馆； 使用 ieee.std_logic_1164.all； 实体子模块...
在 SystemVerilog 中我写道： 模块 mult32x32_arith ( 输入逻辑 clk, // 时钟 输入逻辑复位，//复位 输出逻辑 [63:0] 乘积 // 乘法乘积 ）； ...
案例一。通过使用 $urandomrange。 案例二.不应使用 $randomrange 注意：取范围等于数组大小或大于数组大小。并且所有元素都有唯一的值 使用 $
我已经在 Quartus 中制作了计数器作为原理图文件。然后从该方案生成 Verilog 设计文件。我能够在 Modelsim 中配置和运行仿真，但计数器 (Q0..Q3) 的输出始终...
我已经在 Quartus 中制作了计数器作为原理图文件。然后从该方案生成 Verilog 设计文件。我能够在 Modelsim 中配置和运行仿真，但计数器 (Q0..Q3) 的输出始终...
我正在尝试打开一个文件并写入内容，很简单。我的实现没那么简单。 我正在使用 verilog/systemverilog 和 modelsim。我在 modelsim 中的命令行是： 设置泛型“-gLOG_FILENAME=
verilog fopen 返回 MCD 但 MCD 不起作用
我正在尝试打开一个文件并写入内容，很简单。我的实现没那么简单。 我正在使用 verilog/systemverilog 和 modelsim。我在 modelsim 中的命令行是： 设置泛型“-gLOG_FILENAME=
Verilog 16位ALU，尝试改变运算代码，结果还是一样
我正在尝试编写一个16位ALU。我已经编译成功了，但是当操作代码alu_code改变时，结果C保持不变（第一次操作结果） 这是我的代码...
加载design modelsim PE学生版10.4时出错
我正在创建一个名为 alpha 的新项目，然后创建一个新文件 test.vhd。 IEEE 图书馆； 使用 ieee.std_logic_1164.all； 实体 d_latch 是 港口（ data_in：在std_logic中； data_out：输出std_logic；
我目前正在开发一个 Verilog 项目，尝试使用 2x4 解码器运行 4x16 解码器的测试平台。但是，我遇到了输出问题。我已经提供了代码...
我正在尝试使用 Intel 提供的 tcl 脚本运行 IntelFPGA 的示例设计。它报告“错误（vlog-7）无法在读取模式下打开单元文件“blabla”。没有这样的文件或目录（errno =
我在 SV 中调用 super.func() 时遇到问题。 我有三个主要课程： class_C 扩展 class_B； class_B 扩展 class_A； 类_A； 我有三个配置（聚合）类： 内部_C 外部...
我目前正在为我的 Verilog 课程开发一个最终项目，其中涉及构建一个处理器。作为该项目的一部分，我创建了一个状态机，并且我正在尝试可视化......的名称
Cyclone IV EP4CE22 上的 VHDL 乒乓球游戏 - 显示未正确更新
我正在尝试使用 VHDL 在 Cyclone IV FPGA (EP4CE22) 上使用 ModelSim 作为我的仿真工具来实现乒乓球游戏。我已经实现了基本的游戏逻辑，但我遇到了问题......
我必须编译一个文件（x.sv）。在x.sv中，有一堆“`include y.v”。 y.v 的内容只是一组赋值语句。例如：分配 a = b&&c。信号 a、b 和 c 定义在 x...
所以我在网上找到了一个VHDL三角波教程只是为了检查如何在modelsim中显示模拟波形，但它对我不起作用。 这张图显示了，他在testbench/uu下是如何输出的...
我有一个信号reg [1:0] BRESP对应4个字符串值：okay、exokay、slverr、decerr。 如何在信号 BRESP 的波形中显示这些值？
使用 vhdl 将 modelsim 仿真结果与理论文本文件进行比较
我想将 modelsim 刺激与数学理论函数进行比较 为此，我必须将模拟数据从 modelsim 导出到 .lst 文件，然后创建读取 .lst 文件的 vhdl 程序并...
ModelSim 中出现奇怪的错误但 Quartus 中没有？
我在quartus上做一个Verilog项目，在做分析综合的时候quartus没有给我报错。 相反，当我尝试在 ModelSim 上编译文件时，它给了我以下...