modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

移位寄存器控制信号，在仿真中有效，在FPGA中无效

我需要创建用于加载 7 位移位寄存器的控制信号。当 Rb（读取信号）为高电平时，移位寄存器的操作是这样的，随着时钟的每个上升沿，它移动 i...

verilog fpga modelsim shift-register

回答 0 投票 0

代码中的问题是什么？它不是在 quartus prime 中生成状态图

https://github.com/snehabiswas28/bus-interface/blob/main/control.v 此代码未按预期生成状态图。

verilog system-verilog modelsim quartus xilinx-ise

回答 0 投票 0

quartus 13.0 linux modelsim 可执行文件不工作

信息：启动 Nativelink 模拟过程信息：NativeLink 已检测到 VHDL 设计——将使用 VHDL 仿真模型 ========= EDA仿真设置===================== 模拟模式 ...

linux ubuntu modelsim quartus

回答 0 投票 0

在modelsim工具中使用shortreal + shortrealtobits + bitstoshortreal组合时的模拟不匹配

这是最小的可重现问题：文件：top.sv 模块顶部（输入 [31:0] in1，输出 [31:0] out1）；分配 out1 = in1; 终端模块文件 top_tb.sv 模块 top_tb； shortreal in1_real; 短实

floating-point verilog simulation system-verilog modelsim

回答 1 投票 0

Verilog 的显示功能给出了错误的输出？

我花了相当长的时间调试一些 Verilog 代码，才意识到设计在整个过程中都是正确的，并且无论出于何种原因，Verilog 的显示功能都会出现意外行为。 ...

verilog modelsim

回答 0 投票 0

在 Ubuntu 22.04.2 LTS 上运行 ModelSim 19.1 时出错

在我插入 modelsim 之后，我尝试从终端运行它，这个错误出现在我身上找不到 ./../linux_rh60/vsim 我试图插入一些库 sudo apt 安装 libxext6 须藤容易安装

linux ubuntu modelsim

回答 0 投票 0

如何访问具有多个模块的子模块中的信号？

我有以下名为 main.v 的 Verilog 文件：模块m1（输入a，b，输出线c）；分配 c = a & b; 终端模块模块主要（输入 x，y，输出线 z）；电线 k; m1 m1_inst(.a(x), .b(y), .c...

verilog system-verilog modelsim test-bench

回答 1 投票 0

Verilog 中的多个模块

verilog system-verilog modelsim test-bench

回答 1 投票 0

修改 .svh 文件后在 Modelsim 中重新运行仿真

我正在使用包含我的参数的 `inculde "file.svh" 指令模拟 SystemVerilog 设计。当我更新 file.svh 并单击重新启动 Modelsim 中的模拟时，

system-verilog modelsim s

回答 0 投票 0

MODELSIM ALTERA ERROR: NUMERIC_STD."=": metavalue detected, returning FALSE

我想在 vhdl 中创建一个计数器作为更大项目的一部分，当我编译时一切正常。然而，当我运行整个模拟时，它从不显示图形面板，而是显示......

runtime-error vhdl simulation modelsim

回答 0 投票 0

是否有一个命令来修改modelsim中的整数范围。

比如说我有一个定时器过程，在modelsim仿真过程中，有没有这样的命令来修改整数变量范围？例如我知道有 "改变 "命令，但这只......

vhdl modelsim

回答 1 投票 0

是否可以在Modelsim中接收和计算时间？

是否可以在Modelsim中接收和计算时间？例如，我想复位一个传感器。传感器复位需要一个逻辑 "1 "在60μs内，所以我的代码发送它。我需要捕捉信号，在...

vhdl fpga hdl modelsim test-bench

回答 1 投票 0

ModelSim意外的z输入

我刚开始学习Verilog，遇到了一些问题。我正在构建一个简单的7段显示器。我在编译模块和testbench时没有错误。但是当我在仿真时，我一直......。

verilog modelsim

回答 1 投票 0

读取测试平台中的十六进制文件：Verilog

我已经将一个图像文件转换为十六进制文件，其中有R,G,B和alpha值的多列。例如：3c 48 36 ff 1d 2b 19 ff 08 18 06 ff 08 17 05 ff 14 1f 0d ff 1b 22 11 ff 1a 1f 0e ff 1a ... ...

verilog modelsim

回答 1 投票 0

Verilog !"和~"之间有什么区别？

所以，最终让我纠结了好几天的bug，是一段本应评估为False的代码评估为True。我最初的代码是这样的：if(~x &&~y) begin ...。

verilog boolean-logic modelsim

回答 3 投票 15

错误加载设计ModelSim 10.1

我想用D倒装异步复位来创建一个计数器。它编译成功，但这是我在ModelSim中模拟时得到的错误："错误加载设计"，在它上面，我 ...

verilog modelsim

回答 1 投票 -1

生成块没有给线分配任何值。

我是verilog的新手，我想写一些乘法器，但是当我运行我的testbench时，并没有显示出什么。看起来生成块没有给局部分配任何值。下面是一个屏幕：...

verilog modelsim

回答 1 投票 1

在我的vhdl代码中获得正确的信号值的问题

我正在做我的毕业论文，我是用VHDL写的，我的代码如下图所示，我给两个信号（counting和get_lbp_from_blks）同时赋值。在我的代码中，如下图所示，我同时给两个信号（counting和get_lbp_from_blks）赋值。然而，在我的 ...

vhdl modelsim

回答 1 投票 0

Verilog行为建模：语法错误，意外结束

模块 seven_seg1 ( in , o ); 输入 [2:0]in ; 输出 [6:0]o ; always@(*) begin case (in) 0: o=7'b1111110 ; 1: o=7'b0110000 ; 2: o=7'b1101101 ; ...

verilog modelsim

回答 1 投票 0

如何防止ModelSIM在仿真过程中停止工作？

我试图在SystemVerilog中使用D-Latches模拟一个向下的计数器，但是当我开始模拟时，ModelSIM停止工作，我不能做任何事情。这是向下的计数器...

verilog system-verilog modelsim

回答 1 投票 1

modelsim 相关问题

最新问题