modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

如何解决错误：不能混合打包和未打包的类型？

我试图使用我已经建立的2:1多路复用器建立一个4:1多路复用器。每当我试着输入vsim mux4_test命令时，我都会收到一些错误。阵列连接类型'reg$[1:0]'是 ...

verilog system-verilog modelsim

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Verilog浮点运算在编译时？

我的Verilog测试平台代码定义了一个模块，其参数如下：参数PHASE_BITS = 32; 参数real MAX_PHASE = 1 << PHASE_BITS; 我无法使MAX_PHASE具有预期值......

verilog modelsim

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ModelsimQuestasim单位延迟模拟

我想用Questasim 10.1启动一个单位延迟RTL仿真。我已经看了如何编译设计，我看到有一个选项+delay_mode_unit编译verilog文件。我的设计是...

modelsim questasim

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T FlipFlop Verilog

我无法从D型翻转器中得到一个T-Flipflop在Modelsim中工作，即使它直接从课堂笔记中来。这一定是一些简单的东西，我只是忽略了。模块D_FF (q, Clk, reset_n,d); ...

verilog modelsim

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Modelsim-编译按钮不执行任何操作

当我创建一个项目并添加文件时，所有文件似乎都可以正常工作，但是在我的开发过程中的某个时候，“全部编译”按钮将停止工作（它们不会变灰）。单击它们不会执行任何操作，...

modelsim

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为何合成后的输出信号不能照常工作？

我编写了一个小的VHD文件，用于模拟正交解码器的行为，如下所示。按预期使用通用测试台进行设计仿真。但是生成了...

vhdl modelsim quartus register-transfer-level

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VHDL分量多路复用器在modelsim中不返回值

我正在尝试使用带端口映射的加法器，mux2和mux4组件制作ALU。我已经编写了ALU，它通过编译即可。问题是当我尝试在modelsim中给出值时，加法器工作正常，...

vhdl modelsim quartus mux

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verilog：向量分配/（vlog-13069）错误

我的变量声明如下：输出[6：0] dout_7seg_3，dout_7seg_2，dout_7seg_1，dout_7seg_0;线[6：0] dout_7seg [3：0];并且我尝试通过...

verilog system-verilog modelsim

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无法在Modelsim中编译Micron的DDR3内存模型

我从美光网站（link）下载了要使用Modelsim（2019.2）在仿真中测试的DDR3内存模型。我按照自述文件中的说明进行了编译...

verilog fpga hdl modelsim

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用2个时钟模拟VHDL Modelsim双端口RAM

我需要一个具有2个时钟的双端口RAM的测试台的帮助，其中地址A（写）与CLK A同步，地址B（读）与CLK B同步。这是ModelSim中的代码：使用...

vhdl ram modelsim test-bench

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Quartus and modelsim-编译大小转换

我将尝试在Quartus中进行编译，并在ModelSim中对某些模块进行仿真。参见：模块somemodule（...输入，输出等...）; localparam BUFFER_LEN = 96; localparam BUFFER_LENW = $ clog2（...

verilog system-verilog modelsim hardware-programming quartus

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ProcessSim ModelSim致命错误RAM_i1 / RAM_0_0_0 / P107格子MACHXO3L_MISC.vhd

当尝试在ModelSim中模拟设计实例化来自莱迪思半导体的目标器件MACHXO3L的RAM IP时，我面临一个致命错误。我已经编译了它们的库，以用于...

fpga lattice modelsim

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使用Modelsim SE实例化VHDL体系结构中的Verilog模块

我正在尝试编译其中实例化了Verilog核心的VHDL核心。不幸的是，我不允许修改任何代码，因为它们在其他人的库中。 VHDL ...

vhdl verilog modelsim

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我如何使用触发器输出作为复位信号的输入

我在计数器中设置了3个D型触发器。一旦达到5（101），我想将FF复位输入设置为高电平（使用“或”门）。复位为低电平有效。这几乎可行，但是当我最初...

verilog modelsim circuit

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配置ModelSim仿真以显示文本

我可以进行ModelSim仿真以在信号上显示文本（而不是数字值吗？我有几个状态机状态，localparam S_IDLE = 2'b00; localparam S_START = 2'b01; ...

verilog modelsim

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在Modelsim模拟中转储VCD文件

我在使用modelsim模拟时尝试转储vcd文件，但是，我的“ dumpVCD.vcd”文件中没有任何内容。我在.do文件中使用的语法如下：vcd文件dumpVCD.vcd vcd add -r / ...

verilog system-verilog modelsim edaplayground

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Verilog波形显示蓝线和某些变量的Hiz

模块half_adder（sum，进位，a，b）;输入a，b;输出总和，结转； xor sum1（sum，a，b）;和carry1（carry，a，b）;终端模块模块full_adder（fsum，fcarry_out，a，b，c）;输入a，b，c;输出...

verilog modelsim

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ModelSim模拟有效，但FPGA失败。我想念什么？

很抱歉，这里似乎没有什么东西，但是我是从FPGA的新事物开始的，到目前为止，我真的很喜欢它，但这让我发疯了。这是应该在...

verilog fpga modelsim quartus intel-fpga

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SystemVerilog：$ urandom_range给出的值超出范围

我在ModelSim中遇到了一个奇怪的问题，在该问题中，我将输入变量设置为某个范围内的随机值，但由于某种原因，我得到的值超出了范围。我的所有代码都包含在下面，但...

system-verilog hdl modelsim

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由于非法选项-o pipefail而导致的cocotb-modelsim错误

我正在尝试使用modelsim运行cocotb模拟，但是在过去的两天内，我得到了一个错误，但没有成功，但已解决。我已经使用“ pip3 install cocotb”安装了cocotb。 python ...

bash verilog modelsim cocotb

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