modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

[modelsim命令在Verilog测试平台中选择特定测试

我有4个测试模式，所有模式都写在测试台的case语句中。在仿真过程中如何一次通过命令行调用每个测试？让我知道...

case verilog command-line-arguments modelsim

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VHDL输出端口上没有驱动程序

我正在VHDL中做我的第一个项目，我尝试使用mux实现8位桶形移位器。这是一个块（8个mux链）的代码：LIBRARY ieee;使用ieee.std_logic_1164.all;使用工作。...

vhdl warnings simulation modelsim

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不正确的延迟导致modelsim

我正在尝试在modelsim中使用门延迟来建模一个完整的加法器。为简单起见，这是一个自包含的简单测试台：module simple_delay; reg x，y，cin;连线a，b，c，s，cout； //简单...

delay verilog modelsim

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为仿真和综合定义不同的参数值

我正在使用systemVerilog，并且有一个软件包，其中包含我的一些模块参数值（例如，参数SPI_RATE = 2_000_000;）。有什么方法可以为模拟设置一个值，以及...

verilog system-verilog modelsim synplify

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Modelsim：错误：（vsim-3033）…实例化'MUT'失败。找不到设计单位

当我尝试在测试平台中包括一个子模块以进行仿真时，我在ModelSim中收到vsim-3033错误。所有代码都可以正常编译（根据modelsims的“复选标记”）。这里的代码显然是...

verilog modelsim

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我如何定义一个组合用户定义原语（UDP），并具有多个输出？

是否可以定义一个不止一个输出的UDP？我什至尝试使bundle输出如下，但是会出错。我正在尝试为8位前缀加法器编写代码，并且我想...

system-verilog modelsim

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在VHDL中用modelsim编程加法器时出错

错误：C：/Users/username/dir1/dir2/sumador_modelo.vhd（11）：在“ NOT”附近：（vcom-1576）期待'）'。错误：C：/Users/username/dir1/dir2/sumador_modelo.vhd（12）：VHDL编译器正在退出。图书馆ieee; USE ...

vhdl modelsim

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在具有Cocotb的Modelsim中显示波

我正在开始使用cocotb。我可以运行示例测试。他们不会失败，cocotb会成功终止。我通常的模拟器是modelsim。如果我使用以下命令启动cocotb：使GUI = 1 WAVES = 1我得到...

modelsim cocotb

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从Questasim的代码覆盖率中排除某些设计单元

我在questasim上运行了代码覆盖率，并获得了ucdb文件作为输出。但是我需要排除连接到顶部模块的某些模块的代码覆盖范围。我不需要覆盖其中的某些模块......>

modelsim uvm questasim

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vhdl中的幂函数

我想使用vhdl使幂函数，其中幂是浮点数，而数字是整数（将始终为“ 2”）。 2 ^一些浮点数。我使用ieee库和（fixed_float_types.all，...

vhdl modelsim

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如何在VHDL中检查所有组件层次结构上的信号值

[通常，我使用TCL和模拟器命令执行此操作，以确保在重置期间将所有信号初始化为有效值，但是我想知道是否有一种方法可以在纯VHDL中完成此操作。这是...

tcl vhdl modelsim questasim

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晶格FPGA内部振荡器仿真问题

我正在尝试在ModelSim上模拟ICE5LP1K FPGA内部振荡器。我的设计包括以下实例：SB_HFOSC OSCInst1（.CLKHFEN（1'b1），.CLKHFPU（1'b1），.CLKHF（CLKLF））我包括了...

fpga modelsim

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ModelSim消息查看器为空

我目前正在将Modelsim 10.1与ISE 13.4结合使用，并运行一个非常简单的测试台。所有代码均为VHDL。前几天，我在使用VHDL的assert语句时遇到了麻烦：输出错误和警告...

message vhdl viewer modelsim

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Verilog HDL语法错误，接近“默认”，期待“结束模块”

// ProgramCounterTestBench时间刻度1ns / 1ps模块ProgramCounterTestBench（）;逻辑时钟= 0;逻辑复位= 0;逻辑[15：0] LoadValue；逻辑...

testing verilog fpga modelsim quartus

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如何在Modelsim中使用-g开关将多个泛型传递给vsim？

我正在尝试使用vsim命令中的-g开关将多个VHDL泛型传递到Modelsim 10.7b中的测试台。我如何传递多个泛型，其中所有泛型都在另一个字符串中定义/ ...

tcl vhdl modelsim

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如何使用TCL在Model-sim 10.5c的DO文件中编写线程应用程序？

我有一个FPGA逻辑，其中包含Logic-A和Logic-B功能。我需要在DO文件（TCL）中创建两个线程，以将数据驱动到FPGA输入。线程1：FPGA输入。 '#sim：/ ...

tcl fpga modelsim intel-fpga

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VHDL在modelsim中的加载设计中获得模拟致命错误

（（是的，我知道有一种更简单的方法，是的，我的教授正在要求很长的路要走。）以下是我的1位加法器/减法器的代码。图书馆使用ieee.std_logic_1164.all;实体FA1Bit是...

vhdl simulation modelsim

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无法创建项目（Modelsim）

我从学期开始就一直在ModelSim上进行VHDL，由于某种原因，我现在无法创建项目。我什至卸载并重新安装了Modelsim，但仍然无法实现...

vhdl modelsim

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我如何将通用数组类型与modelsim一起使用？

这是我的第一个问题，我真的希望你能帮助我，我有两个问题，我的第一个问题是当我将包与主文件分开声明时。我在编译中没有错误，但是我...

vhdl modelsim quartus

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为什么运行Modelsim可执行文件时Python子进程返回代码始终为0？

我正在使用python的子进程来启动modelsim可执行文件。在CLI中，输入quit -f -code。这应该以退出代码-5退出modelsim。我尝试了多个不同的子过程，例如...

python modelsim

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