modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

VHDL将互斥或数据作为函数来实现

我正在尝试将简单的代码打包到一个函数中。这是VHDL代码：process（CLK，RST）变量newdata：std_logic_vector（7到0）：=（others =>'0'）;变量tempdata：...

vhdl fpga xilinx modelsim
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DPI-C和SystemVerilog外部编译流程问题

ModelSim用户手册（v10.1c），在第660页中，讨论了默认的自动编译流程（使用vlog）和外部编译流程，以使DPI-C在ModelSim中工作。我能够得到自动的...

gcc system-verilog modelsim system-verilog-dpi
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用于Modelsim的Quartus II 10.1中的NativeLink错误

我有一个完全无法理解的错误。在Quartus II 10.1中编译代码并尝试通过Quartus（Nativelink）运行Modelsim之后，出现一个奇怪的错误：NONE。检查Nativelink ...

verilog modelsim quartus intel-fpga cyclone
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Verilog / vwf中的模拟定义分配方式

所以我刚开始使用Quartus II学习Verilog，并且我一直在创建简单的代码来运行综合和仿真以适应该软件。这段代码实际上来自我的文档...

verilog system-verilog modelsim quartus
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可以多次使用信号代替硬编码值吗？

我是一名学习VHDL的学生，并且有一个非常基本的问题。 我读过信号分配不会立即进行。 因此，以下操作将无法正常工作： 因此，我知道分配不是立即进行的，也不是顺...

vhdl fpga modelsim quartus
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[VHDL整数，在递增或递减时在整个位置计数

我编写了一个简单的VHDL时钟门控过程，其中包含两个变量，一个向上计数的整数（counter_up）和一个向下计数的整数（counter_down），每个变量均与LED输出相关。这个目标...

vhdl fpga modelsim quartus
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在系统Verilog中检测时间刻度

如何从源代码中检测模拟中使用的时间刻度精度？考虑我有一个配置参数（cfg_delay_i），该配置参数由用户以时间单位fs给出一些延迟值。如果...

system-verilog modelsim uvm system-verilog-dpi
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如何将所有信号名称改写为短名称？

我正在使用QuestaSim / ModelSim，我想自动重写波形中显示的信号名称。当我的测试台启动时，默认命令将所有顶级信号加载到...

foreach tcl modelsim waveform questasim
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我需要的ModelSim看内部变量

我有一个插件，超时和内部信号常数VHDL代码，例如，我想模拟计数器。我已经看过网络上的例子，我只看到的ModelSim监测的来龙去脉。然而，...

vhdl modelsim test-bench
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加法器模块的输出总是不在乎[Verilog]

我知道VHDL，现在我尝试做一些verilog。我有两个文件，一个包含一个计数器，另一个包含一个32位全加器。 Counter.v：模块计数器（输入clk，输入...

verilog modelsim quartus digital-design
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如何修复VHDL中的“未知的正式标识符”错误

我的VHDL代码出错了。我正在使用ModelSim软件。我是新手。发布了类似的问题，但这并没有解决我的问题。端口映射中的实际问题。一世 ...

vhdl hdl modelsim
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为什么我不能在一个常量声明中调用一个函数，它在ModelSim的同一个包中定义？

我有一个VHDL包，它定义了一个函数（前向声明）和一个常量。常量的值由该函数计算，该函数的主体位于包体中。截至目前ModelSim / ...

vhdl modelsim
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在Modelsim VHDL中编译

我试图运行VHDL代码但是这个错误（vcom-11）不断出现。 vcom -work work -2002 -explicit -vopt -stats = none / nas / ei / home / ga94mel / Documents / VHDL _C / testbench.vhdl模型技术......

compiler-errors vhdl modelsim
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Modelsim错误：找不到匹配'/ test / *'的对象

我是modelsim和Verilog的新手。我设计了一个DFF（D触发器模块）和一个用于测试它的测试平台。但是我无法理解为什么modelsim会给我这个错误：找不到匹配'/ test / *'的对象......

verilog modelsim
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多路复用通道中的SystemVerilog错误：非常量索引到实例数组中

我正在设计一个接受多个通道并输出一个通道的模块。每个通道由有效信号和一些宽度的数据组成。如果通道具有有效数据，则模块应输出...

system-verilog modelsim quartus
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Xilinx ISim中双端口BRAM的原因不明的红X（碰撞？）

我已经阅读了相当多的内容，我无法弄清楚为什么我会使用简单的双端口BRAM IP内核获得Red X（碰撞？）。我认为只有少数情况可以导致这种情况：......

vhdl xilinx modelsim
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Verilog中的ALU：“无法绑定wire / reg / memory”

我试图用溢出标志制作一个简单的32位ALU，然后将ALU的输入和结果输出到屏幕，但是我遇到了连接元素的一些问题...

verilog modelsim alu
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ModelSim编译成功但我的代码中声明错误

我是modelSim的初学者，而verilog modelsim并不关心我的名字声明，而且Half_Adder模块的每个名字都在下面的部分成功编译我有Half_不正确（...

verilog hdl modelsim
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调试VHDL Modelsim中的迭代限制错误

我在Modelsim上为d-flip-flop编写VHDL代码，当我尝试模拟它时出现错误：错误：（vsim-3601）在400 ps时达到迭代限制。我不确定这意味着什么，但我......

vhdl modelsim
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如果组件未绑定，modelsim会抛出错误

有没有办法让modelsim抛出错误而不是警告如果组件实例没有绑定？现在，它会产生警告，但通常很难在成绩单中找到。我不 ...

modelsim
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