modelsim 相关问题

ModelSim是VHDL，Verilog和SystemC的流行模拟器和调试环境。它用于电子设计自动化，用于开发和验证用于现场可编程门阵列或集成电路的电子（主要是数字）模块和系统。

for循环内部的优先级情况always_comb程序块给出错误？

我正在尝试构建一个静态优先级编码器，例如，0011101010 ------> 0010000000基本上，具有最高值的索引应为1，其他索引必须为零。我试过......

verilog system-verilog modelsim

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我的modelsim的字体太小，看不到

如您所见，modelsim的文本编辑器的字体非常小。但我无法在工具 - >编辑首选项 - >源窗口 - >字体中更改大小。但是，我可以通过设置DPI来使字母更大......

linux fedora modelsim

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std_logic_vector（to_unsigned（X，Y））;

这是一个测试平台，我有这些信号：信号DATA_INPUT：std_logic_vector（0到31）; signal rand_num：integer;我试图将随机数放入这个32位信号：...

vhdl modelsim

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SystemVerilog：自动变量不能为静态reg出现非阻塞分配

我实际上使寄存器静态后，我开始得到这个错误。这符合Quartus：task InitAutoRefresh; reg [$ clog2（AUTOREFRESH_CLOCKS）：0] AutoRefreshCounter = 0; ...

static system-verilog modelsim quartus

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ModelSim VHDL实时仿真时间估计

我想通过测试平台获得模型的VHDL仿真时间。我在ModelSim工作并且知道ModelSim的分析器支持性能分析，但它不是我想要的信息。 ...

vhdl modelsim

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使用VHDL / ModelSim中的配置规范

我正在尝试使用VHDL配置规范进行预设这应该是可能的，如IEEE1076-2008第7.3.2.1节所示，它给出了以下示例：实体AND_GATE是......

vhdl modelsim

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参数化功能错误

我正在尝试编写以下systemverilog代码，其中不同的参数可以用于函数，因此只需通过更改参数而不是使用...来重用相同的函数。

verilog system-verilog hdl modelsim

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错误：无法在赋值时将'bool'转换为'svLogic *'

我们正在研究系统verilog DPI调用。在编译C ++文件时，我们得到如下错误：错误：在分配时无法将'bool'转换为'svLogic *'这里svLogic是4状态...

c++ gcc system-verilog modelsim system-verilog-dpi

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与Modelsim中的参数问题

最近我遇到了以下问题：在Quartus软件中我定义了我的Verilog模块如下：module module_name（输入[w1-1：0] in1，输入[w2-1：0] in2，输出[w1-。 ..

verilog modelsim quartus

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IEEE已弃用tf_nodeinfo

我想使用多年前使用PLI 1.0开发的PLI例程。之前工作得很好。但是当我尝试使用更新版本的ModelSim Verilog模拟器时，我得到了以下内容......

verilog modelsim ieee

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Modelsim在调试模式下更改变量的显示值基数

当我在变量上运行光标时，可以更改显示值的基数吗？因此，如果在调试模式下将鼠标悬停在变量上（因为达到了断点），二进制...

vhdl modelsim

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使用管道将信息从系统verilog Testbench传递到C ++程序

我希望能够通过管道将System Verilog testbench中的信息传递给c ++程序。有没有办法实现这一点。

verilog system-verilog modelsim

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