quartus 相关问题

有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。

我不断收到错误“Case 语句必须涵盖表达式的所有可能值”。我该如何解决这个问题？

simon 游戏的 vhdl 代码第一部分西蒙游戏的vhdl代码第二部分西蒙游戏的vhdl代码第三部分我得到第 35 行的 case 语句必须涵盖所有可能的表达式值，&...

vhdl quartus

回答 1 投票 0

我有一个带有 D_IN_VAL std_logic_vector(n-1 downto 0) 输入端口和内部信号 CUR_MAX_S : std_logic_vector(n-1 downto 0) 的模块。我希望仅使用部分 D_IN_VAL 数据（例如 4 位...

vhdl quartus

回答 1 投票 0

always_comb 构造并不推断纯粹的组合逻辑

我有这个 FSM，可以控制我正在构建的游戏中的不同事件（在 Quartus Prime Lite Edition 17.0 中）。当我尝试编译它时，出现以下错误：错误（10166）：SystemVerilog RTL 编码错误...

compilation verilog system-verilog quartus

回答 1 投票 0

如何修复 libXft.so.2：在 Pop_OS 20.04 上运行的 Quartus 20.1 中模拟硬件时无法打开共享对象文件

我最近迁移到 Linux 并正在习惯该操作系统，我设法安装并运行 Quartus 20.1 Lite，并且我正在使用一个旧的工作项目对其进行测试。当我打开波形并运行时...

ubuntu quartus intel-fpga

回答 1 投票 0

两个按钮控制信号

我正在尝试在 Quartus 中编写一个 VHDL 代码，当我按下演示板上的按钮 1 时，它会打开蜂鸣器，而当我按下按钮 2 时，它会关闭蜂鸣器。但是，它对按钮 2 没有反应。它编译时没有呃...

vhdl quartus

回答 1 投票 0

带有两个按钮VHDL的控制信号

我正在尝试在 Quartus 中编写一个 VHDL 代码，当我按下 demobord 上的按钮 1 时，它会打开蜂鸣器，而当我按下按钮 2 时，它会关闭蜂鸣器。但它对按钮 2 没有反应。它编译没有错误，...

vhdl quartus

回答 1 投票 0

错误：无法解析对对象的引用

我正在尝试为名为 Processor 的模块编写一个测试平台测试台中的这一行用于实例化我的处理器仅将时钟和复位作为输入 //处理器模块的实例化处理...

verilog quartus test-bench

回答 1 投票 0

当我在 Modelsim 中模拟计数器时，输出未定义

我已经在 Quartus 中制作了计数器作为原理图文件。然后从该方案生成 Verilog 设计文件。我能够在 Modelsim 中配置和运行仿真，但计数器 (Q0..Q3) 的输出始终...

verilog modelsim quartus

回答 1 投票 0

在Modelsim中模拟计数器

verilog modelsim quartus

回答 1 投票 0

使用宏会出错，但显式放入宏文本确实有效

我正在使用开源的pulp_platform_common_cells，它已为Xilinx FPGA 实现，我想对其进行转换，以便它也可以在Quartus 中运行。在 Vivado 中，该项目综合得很好，但在

verilog system-verilog quartus

回答 1 投票 0

libpng12.so.0：无法打开共享对象文件：错误的 ELF 类：ELFCLASS64

我正在尝试在 docker 容器上安装 Quartus 13.0，但 libpng12 lib 遇到问题。 builder@580847ded665:~$ ls -ld $(locate -r libpng.*\.so.*) lrwxrwxrwx。 1 根 1 月 6 日 18 ...

linux docker shared-libraries quartus

回答 3 投票 0

如何将wav文件转换为数据数组并上传到intel quartus？

我目前在 Quartus 项目中面临着一个令人着迷的挑战：我需要将 WAV 文件转换为数据数组。这有点令人困惑，我正在寻找同行的专业知识和见解

quartus

回答 1 投票 0

在 Verilog 中将输出分配给两个模块

在下面的Verilog代码中，我想将我的输出分配给两个模块，即two_input_checker和 Three_input_checker。但是当我如下所示直接分配它们时，会出现错误。模块

verilog system-verilog fpga hdl quartus

回答 1 投票 0

Cyclone IV EP4CE22 上的 VHDL 乒乓球游戏 - 显示未正确更新

我正在尝试使用 VHDL 在 Cyclone IV FPGA (EP4CE22) 上使用 ModelSim 作为我的仿真工具来实现乒乓球游戏。我已经实现了基本的游戏逻辑，但我遇到了问题......

vhdl fpga modelsim quartus

回答 1 投票 0

在 Quartus prime 中从内存读取文件时出错

我正在尝试使用“$readmemh”函数读取存储在 Quartus Prime 计算机中的 .txt 文件，但它似乎不起作用。我收到类似的错误。错误（10054）：Verilog HDL...

verilog fpga quartus

回答 3 投票 0

带十六进制输出的 7 段显示器

我正在尝试使用 7 段显示器。我写了一个模块，我想接受 4 个输入并更改十六进制输出。未打包/打包数组似乎存在问题。任何帮助都是

verilog quartus

回答 3 投票 0

Verilog HDL 中基于按钮的双向 4 位计数器

我正在尝试编写控制4位计数器（LED）的Verilog HDL程序。按“key0”递增计数器，按“key1”递减计数器。按键具有反转逻辑，因此活动状态为 l...

verilog counter fpga quartus intel-fpga

回答 0 投票 0

条目的输出作为另一个条目的输入。时钟分频器进入 MOD5 计数器

这是我的 clkdiv26 代码：实体 clkdiv26 是港口（时钟：在标准逻辑中； q2、q1、q0：输出标准逻辑）；结束 clkdiv26； clkdiv26 IS 的架构计数信号 qd :

vhdl quartus

回答 0 投票 0

代码中的问题是什么？它不是在 quartus prime 中生成状态图

https://github.com/snehabiswas28/bus-interface/blob/main/control.v 此代码未按预期生成状态图。

verilog system-verilog modelsim quartus xilinx-ise

回答 0 投票 0

赋值的左边必须有一个变量数据类型

我在组合作业上遇到了麻烦。我不明白为什么我不能使用始终组合结构来设置我的输出变量。当我使用分配时，我没有得到分配错误......

verilog variable-assignment system-verilog quartus synthesis

回答 1 投票 0

quartus 相关问题

最新问题