有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。
由于矩阵元素比较（完整代码），Quartus 未编译系统 verilog 代码
这是我的完整代码 模块游戏（输入 clk，rst，输入逻辑 [3:0] pushbutts，输出 derrota，victoria）； 逻辑 [2:0] 状态，next_state； 逻辑修改； 逻辑方向； 逻辑限制； 逻辑 [3:0]
Verilog HDL Intel Quartus Prime 中 .mif 文件的 $readmemh 语法错误
我正在尝试读取 .mif 文件，这是我遇到的错误 - 错误 (10170)：sine3_test1.MIF 附近的 Verilog HDL 语法错误 文字：p。检查并修复任何立即出现的语法错误...
出于练习原因，我正在尝试编写一些简单的 Verilog 代码。我正在使用 FPGA Cyclone 4。我的 8 位计数器在板载时钟 (50MHz) 下工作正常，但它太快了，看不到 LED……
我在我的 vhdl 文件中使用一个名为 A_reg_in 的信号，它正在转换为寄存器和锁存器。它的类型是 a_vector，一个 2×N 位数组的全局类型，其中 N 是 256。在我的
quartus 13.0 linux modelsim 可执行文件不工作
信息：启动 Nativelink 模拟过程 信息：NativeLink 已检测到 VHDL 设计——将使用 VHDL 仿真模型 ========= EDA仿真设置===================== 模拟模式 ...
Error (10170)：mult.v(9) 的 Verilog HDL 语法错误靠近文本“=”；期待“。”，或标识符，或“[”
我正在尝试实现这个问题中提到的电路：How to perform right shifting binary multiplication? 我收到错误： 错误 (10170)：mult.v(9) 处的 Verilog HDL 语法错误
10500 VHDL 语法错误...靠近文本“端口”；除了“（”，或“'”，或“。”
我正在尝试用 VHDL 代码制作一个 ALU 系统。我做过半加器和全加器。我需要使用它们制作一个 ALU 系统。我已经写了我的代码。我对“过程”和 &q 有疑问...
我正在尝试在 verilog/quartus II v13 中编写一个通用的 n 位进位先行加法器，并且在获得最终进位时失去了理智？ 这里是测试台... `时间刻度 1ns/1ps //`定义 D...
如何使这个寄存器同步设计？LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_arith.ALL; ENTITY register1 IS PORT ( d_in : IN std_logic_vector(7 DOWNTO 0); ...
如何在Quartus II中调试Cyclone II FPGA板子？
我在Verilog中写了一个程序，并且有一些变量，我想看到程序在Cyclone II板上运行时的值，但我无法弄清楚控制台在哪里（如果有 ...
VHDL with-select错误，期待"("，或一个标识符或一元操作符[重复]。
我正在用VHDL写一个2位4输入的多路复用器 完全基于一个真值表。我正在使用with-select语句Code . 然而，我得到以下错误信息。最后4位的错误信息...
Quartus不允许在Verilog中使用Generate块。
很简单的问题。给出以下代码：模块main( output reg [1:0][DATA_WIDTH-1:0] dOut，输入线[1:0][DATA_WIDTH-1:0] dIn，输入线[1:0][ADDR_WIDTH-1:0] addr， ...
SystemVerilog：always_comb构造不能推断纯组合逻辑
我有一个FSM，在我正在构建的游戏中控制不同的事件（在Quartus中）。当我试图编译它时，我得到了这个错误。错误(10166): SystemVerilog RTL Coding error at GameFSM.sv(40): ...。
Quartus RTL查看器参数与VHDL代码不同步。错误(10344) VHDL
我是参照 "https:/github.comeigenpiFace-Detection-on-FPGA "的项目做的。我打算把OV7670摄像头换成Terasic-D5M摄像头。我尝试改变输入参数...
在Quartus prime(verilog)中从内存中读取文件时出错。
我试图使用"$readmemh "函数读取一个.txt文件，存储在我的计算机中的quartus prime中，但它似乎没有工作。我得到了一个错误，如... 错误（10054）。Verilog HDL文件IO ...
我编写了一个小的VHD文件，用于模拟正交解码器的行为，如下所示。按预期使用通用测试台进行设计仿真。但是生成了...
我正在尝试使用带端口映射的加法器，mux2和mux4组件制作ALU。我已经编写了ALU，它通过编译即可。问题是当我尝试在modelsim中给出值时，加法器工作正常，...
我有一个类似于此模块DE1_SoC的模块（CLOCK_50，HEX0，HEX1，HEX2，HEX3，SW，GPIO，KEY）；输入CLOCK_50; // 50MHz时钟。输出寄存器[6：0] HEX0;输出寄存器[6：0] HEX1;输出寄存器[...
是否可以通过使用Quartus调用VHDL代码中的Verilog函数
我目前正在审查2种类型的代码（VHDL和Verilog）。我试图通过使用Quartus将Verilog的某些功能组合到VHDL代码中。是否可以直接在Quartus中进行？或任何...
我将尝试在Quartus中进行编译，并在ModelSim中对某些模块进行仿真。参见：模块somemodule（...输入，输出等...）; localparam BUFFER_LEN = 96; localparam BUFFER_LENW = $ clog2（...