quartus 相关问题

有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。

我是VHDL的新手，这是我在StackOverFlow上的第一篇文章。我已经用VHDL编写了这段代码。除了TimingQuest Analyzer之外，其他所有东西都运行良好。我不知道为什么，但是如果我尝试使用TimingQuest ...

vhdl fpga quartus

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如何解决Verilog模块实例化错误

我试图通过实例化另一个模块来连接两个模块的端口，但是我遇到此错误：错误（10170）：mlt.v（25）上的Verilog HDL语法错误在文本附近：“ [”;期待“）” ...

verilog quartus intel-fpga

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找不到ModelSim可执行文件

我现在正在研究VHDL，目前正在使用Quartus 19.1软件。安装后，我尝试了一下该软件，但是当我要在“仿真”上单击“运行功能仿真”时...

vhdl quartus

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[Verilog HDL语法错误，尝试读取testvector文件？

我正在尝试为我的系统Verilog代码编写一个测试平台。但是，当我尝试从文件读取testvector时，它抱怨“ Verilog HDL语法错误”。这是......>

verilog system-verilog quartus

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无法为模块创建符号文件，因为端口的类型不受支持

我有一个奇怪的问题，Quartus不会为以下代码生成符号文件：module bin_to_bcd＃（parameter N_DIGITS = 4）（count，bcd_output）;输入线[$ clog2（9999）-1：0] ...

verilog fpga system-verilog quartus

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Quartus Prime在$ error命令上抛出错误

我对以下代码有问题，如果我的输入数不能被我的输出数整除，那么下面的代码应该在编译时简单地引发错误。模块多路复用器＃（参数...

verilog fpga quartus intel-fpga

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ModelSim模拟有效，但FPGA失败。我想念什么？

很抱歉，这里似乎没有什么东西，但是我是从FPGA的新事物开始的，到目前为止，我真的很喜欢它，但这让我发疯了。这是应该在...

verilog fpga modelsim quartus intel-fpga

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是否有特定的Vivado和Quartus工具定义RTL可用于预处理？

我有一个需要同时在Xilinx Vivado工具链和Quartus工具链中构建的项目。在设计中，我有一些特定于供应商的跨时钟域IP。是否有...

fpga vivado quartus intel-fpga

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for循环VHDL中的If语句

我想对8个输入和一个if语句进行for循环。我的目的是查找这8个端口中的最小端口。我知道这是什么错误，但是当（i）取值时我想使（Ι-1）之7。有什么想法吗？如果（...

for-loop if-statement vhdl min quartus

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双向双向信号（输入）

我有一个Flash IC，我试图在两个CPU之间共享，在给定的时间里只有1个CPU可以使用Flash。这由单根控制线SEL决定。我已经设置了一个简单的2to1多路复用器来处理...

vhdl quartus

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Verilog模块未按预期更新

我目前正在用Verilog设计处理器，其中一部分是使用展位算法，使用下面的代码创建乘法功能：// Booths Algorithm ...

verilog quartus

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您如何在VHDL中适当地乘以std_logic：vector？

因此，我正在尝试做一个模块来操纵sg90伺服电机。但是我在架构的一部分上遇到了问题。该模块有一个6位的控制项，我希望将伺服电机放置在其中...

vhdl quartus intel-fpga

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如何向双向4位计数器（循环）添加最大值？

我有这段代码，它是一个双向计数器，在周围循环。现在，我想添加一个输入（可能来自开关等），该输入控制计数器的最大值，例如，如果...

vhdl fpga electronics quartus vhd

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在Quartus中编译时出现以下错误：错误（10663）：

我正在对FPGA进行编程（verilog和Quartus的新手）但是，我收到以下错误：错误（10663）：ALU_pv.v（7）上的Verilog HDL端口连接错误：输出或输入端口“ alu_out”必须是...

verilog fpga quartus

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Verilog HDL语法错误，接近“默认”，期待“结束模块”

// ProgramCounterTestBench时间刻度1ns / 1ps模块ProgramCounterTestBench（）;逻辑时钟= 0;逻辑复位= 0;逻辑[15：0] LoadValue；逻辑...

testing verilog fpga modelsim quartus

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具有异步复位功能的Quartus D触发器

我需要在图中有异步重置的DFF。 Quartus有吗？如果没有，我该如何实现？

flip-flop quartus

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模拟中8位加法器的输出为xxxxxxxxx

图书馆ieee;使用ieee.numeric_std.all;使用ieee.std_logic_1164.all;实体three_bits_adder是端口（SUBADD：在std_logic中; dis：在std_logic中; OPa：在std_logic_vector中（7降至0）; ...

vhdl quartus

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Quartus 18.0 Lite MAX10器件板型号未在编程器菜单中列出

我在大学里有一项作业，涉及使用Quartus-他们使用Quartus 18.0 Lite。该板是terasiC DE10 -Lite板，它使用芯片10M50DAF484C7G，我已将其安装在...

intel-fpga quartus

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VHDL-高阻抗的使用

我开始学习VHDL，目前正在遵循一本书的建议，该建议建议使用带缓冲区的4至8多路复用器。因此，我决定构建一个4x1 MUX。但是我不知道如何设置一个个人...

vhdl quartus

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我如何将通用数组类型与modelsim一起使用？

这是我的第一个问题，我真的希望你能帮助我，我有两个问题，我的第一个问题是当我将包与主文件分开声明时。我在编译中没有错误，但是我...

vhdl modelsim quartus

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