quartus 相关问题

有关Quartus的问题，这是Altera / Intel开发的一款软件工具，用于协助HDL设计的设计，分析和综合，包括FPGA和CPLD。

Verilog：define_state.h处的声明错误：在当前作用域中已经声明了标识符

我现在想做的就是克服这个错误，因此我可以开始测试代码，它是针对硬件映像解压缩器的。主.v文件：`timescale 1ns / 100ps`ifndef DISABLE_DEFAULT_NET ...

verilog quartus

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如何修复错误（10170）：靠近文本“（”；期待“;” ] >>

我正在尝试在Quartus II中实例化NiosII内核，并得到以下编译错误消息：错误（10170）：在文本“（”;期待“;” I ..附近的myNiosII_inst.v（1）上的Verilog HDL语法错误。。

verilog system-verilog intel-fpga quartus nios

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用于Modelsim的Quartus II 10.1中的NativeLink错误

我有一个完全无法理解的错误。在Quartus II 10.1中编译代码并尝试通过Quartus（Nativelink）运行Modelsim之后，出现一个奇怪的错误：NONE。检查Nativelink ...

verilog modelsim quartus intel-fpga cyclone

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DE0纳米LED连续开和关

[请理解我在代码方面的技能很低。我正在努力学习变得更好。我正在尝试使用DE0 Nano板编写VHDL以模拟板上的所有可用LED（其中8个）I ...

vhdl fpga quartus

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如何为Verilog HDL中的解码器简化输入

我正在为FPGA设计解码器。 Verilog代码可以编译，但是开关不执行任何操作。我对引脚分配进行了四重检查，并且它们是正确的，所以我认为存在一些逻辑问题...

boolean verilog decoder quartus truthtable

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Verilog / vwf中的模拟定义分配方式

所以我刚开始使用Quartus II学习Verilog，并且我一直在创建简单的代码来运行综合和仿真以适应该软件。这段代码实际上来自我的文档...

verilog system-verilog modelsim quartus

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可以多次使用信号代替硬编码值吗？

我是一名学习VHDL的学生，并且有一个非常基本的问题。我读过信号分配不会立即进行。因此，以下操作将无法正常工作：因此，我知道分配不是立即进行的，也不是顺...

vhdl fpga modelsim quartus

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Quartus：从外部文件添加依赖项

我有很多FPGA项目，并在其中共享了一些通用组件。我正在寻找一种通过外部文件添加这些组件的方法，因此我可以轻松地将新组件添加到我所有的...

fpga quartus

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如何使用6个开关作为位在两个7段显示器上显示十进制等效值（0-63）？

[我最近进行了一项技能测试，其中的问题描述为：“创建一个使用sw [6：1]表示7段显示hex2和hex1的0至63的.v（verilog hdl）文件，同时显示“ -“ ...

verilog intel-fpga quartus

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[VHDL整数，在递增或递减时在整个位置计数

我编写了一个简单的VHDL时钟门控过程，其中包含两个变量，一个向上计数的整数（counter_up）和一个向下计数的整数（counter_down），每个变量均与LED输出相关。这个目标...

vhdl fpga modelsim quartus

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在verilog中使用枚举

我正在Quartus verilog（.v）中编写一段代码，并试图在我的模块内编写一个枚举类型：module Controller（clk，IorD）;枚举{READ，DECODE}状态； myState =读取； // ... ...

enums verilog quartus

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警告（10631）：VHDL处理语句警告：推断信号或变量的锁存器

我正在尝试学习用VHDL进行编码，下面的代码在编译时不会给我带来任何错误，但会给我一个闩锁警告。我需要摆脱此闩锁，因为我认为这会导致我的...

vhdl quartus

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状态机转换到对信号抽头不可用状态

我试图输出一个位在从知道二维数组通过SPI的时间。逻辑[7：0] fpga_status_queue [0:17]，我的状态机是出于某种原因要一个奇怪的状态。 18'h这里是我的代码：...

system-verilog state-machine quartus

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加法器模块的输出总是不在乎[Verilog]

我知道VHDL，现在我尝试做一些verilog。我有两个文件，一个包含一个计数器，另一个包含一个32位全加器。 Counter.v：模块计数器（输入clk，输入...

verilog modelsim quartus digital-design

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如何更改Quartus II默认5000整数次迭代

错误（13356）循环必须在5000次迭代Quartus II中终止

compilation verilog intel fpga quartus

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错误（10500）：big_adder.vhd（24）附近文本“”的VHDL语法错误;期待“）”或“，”

我在quartus上得到关于语法错误的错误，但无法找到它：该程序是8位LIBRARY ieee的通用加法器;使用ieee.std_logic_1164.all; ENTITY big_adder是......

quartus

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Quartus 2 - 没有输出依赖于输入/输出引脚被卡住

我试图通过Quartus 2实现单周期MIPS处理器并面对这些警告。 clk是我的主模块的输入，它表示它不会影响任何输出。我的主要......

verilog mips32 quartus

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无法打开共享对象文件libpng12.so.0

我正在运行Linux：parrot 4.18.0-parrot10-amd64＃1 SMP Debian 4.18.10-1parrot10（2018-10-06）x86_64 GNU / Linux。我已经完成了Quartus 13.0的安装，当我尝试运行它时出现了这个错误：...

shared-libraries libpng quartus debian-based parrot-os

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多路复用通道中的SystemVerilog错误：非常量索引到实例数组中

我正在设计一个接受多个通道并输出一个通道的模块。每个通道由有效信号和一些宽度的数据组成。如果通道具有有效数据，则模块应输出...

system-verilog modelsim quartus

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波形文件未在模拟下运行

当我在按钮运行功能模拟下单击时，我看到此错误：确定ModelSim可执行文件的位置...使用：C：\ altera \ 13.1 \ modelsim_ase \ win32aloem指定ModelSim ...

quartus

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