synthesis 相关问题

综合将高级电路描述转换为逻辑门中的实现。

我尝试更改各种不同的问题，例如开始-结束语句，但似乎没有任何效果。我还尝试将 reg [3:0] 更改为 [7:0] 因为我也收到了一些警告我……

verilog synthesis

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以下是我们的技术开发环境信息： HashiCorp.Cdktf 0.16.3 HashiCorp.Cdktf.Providers.Aws 14.0.4 HashiCorp.Cdktf.Providers.Docker 7.0.1 亚马逊.Lambda.Core 2.1.0 亚马逊.Lambda.

amazon-web-services terraform synthesis terraform-cdk

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如何编写库文件

我正在尝试学习用yosys进行合成。我现在正在使用verilog。我知道我们需要它的库文件，并且我已经为其编写了一个 .v 文件。如何将其转换为 .lib 文件？在其他...

verilog system-verilog synthesis yosys

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如何将组合代码连接到模块的接口modport？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口 modport (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现

verilog system-verilog synthesis

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如何将组合代码连接到模块的接口端口？

我的顶级 SystemVerilog 模块中有一个实例 (rd_blk)，它有一个接口端口 (sec_rd)。我需要暂时将其连接到组合代码，但我很难出现......

verilog system-verilog synthesis

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if else 语句的 Xilinx Vivado 原理图

我正在学习SystemVerilog。在编码时，以下 if 语句的综合原理图对我来说没有意义。模块 ifelseDUT( 输入逻辑 sela、selb、selc、da、db、dc、输出逻辑双...

if-statement system-verilog xilinx vivado synthesis

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使用yosys进行增量合成

对于使用 Yosys 进行综合的多文件 Verilog 项目，脚本通常如下所示： # 读取所有文件 read_verilog *.v ＃合成合成顶部 # 输出...

scripting verilog synthesis yosys

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为什么使用 Quartus、Vivado 和 Libero 运行 Synthesis 每次都花费相同的时间？

对于我迄今为止使用过的所有 FPGA 工具：Intel Quartus Prime、Xilinx Vivado、Microsemi Libero SoC，每当我运行综合时，它总是花费相同的时间。我所期望的是

fpga vivado quartus synthesis

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二维数组结构扁平化为寄存器？

在我的verilog代码中，我有一个数组声明： reg [8:0] 内存 [1024:0] ; 在程序块中，我有这个总是@(posege clk) 对于 (i = 0; i < 8; i=i+1) begin ...

verilog synthesis

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设计数字电路时，if 语句还是乘法（特定情况）哪个更省电？

我目前正在Verilog 2001中编写硬件加速器的代码，出现了一个我找不到答案的问题（也许我不知道如何搜索它）：有一个简单的

verilog synthesis

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我的 FM 合成器实现有什么问题？

我正在尝试让 FM 合成器工作，该合成器使用波表振荡器，我正在调整 FM 合成的公式：使用波表振荡器作为载波和调制器，所以我正在做一些事情......

signal-processing synthesis sound-synthesis

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Vivado 中的综合错误：[Synth 8-3380] 循环条件在 2000 次迭代后未收敛

模块 Delay_Module ( 输入线时钟，输入线[3:0] data_in，输入线[7:0]delay_cycles，输出寄存器 [3:0] 输出数据）； reg[4:0]计数器=0； reg[3:0]内存[0:47]；整数...

verilog vivado synthesis

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具有多个输入和输出的可参数化 FIFO？

我想创建一个具有多个可参数化数量的输入和输出的 FIFO。也就是说，一旦有足够的数据，FIFO 就会将它们抽出。在我的用例中，我有 4 个输入，并且...

verilog system-verilog hardware synthesis

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当一个verilog文件包含另一个verilog文件时，如何在synplify脚本（.tcl）中使用命令“+incdir+”？

我使用“`include”将一个verilog文件插入另一个verilog文件当我使用 synplify 脚本(*.tcl) 尝试合成时，出现了一个错误：无效的命令名称“+incd...

verilog fpga vivado synthesis synplify

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sdc文件中设置参数值的依据是什么？

最近，我做了一些 RTL 练习，例如除法器和序列检测器。我使用相同的sdc文件来综合，它来自一个开源项目。（项目链接）以下代码来自...

verilog synthesis

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如何知道verilog代码是否可以合成？

我想弄清楚Verilog语法是否可以通过实践来综合。 RTL代码如下所示：模块 CRC10（时钟、Data_In、CRC_En、CRC_Clr、CRC_Out）；输入时钟；输入CRC_En；在...

verilog synthesis

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Vivado 不会合成 BRAM，而是制作 LUT

添加行 number_of_lines 后 <= ram[0], Vivado won't synthesize a BRAM component. Instead I got a LUT scheme. module bram3 (clka,clkb,ena,enb,wea,web,addra,dia,dib,doa,dob,rst); ...

verilog xilinx vivado synthesis zynq

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Vivado linter：信号“out_reg”的推断锁存器

我是 Verilog 新手。我想编写一个简单的模块来进行时钟分频而不使用 PLL。该模块被命名为“uart_brg”，因为我计划稍后在 uart 模块中使用它来进行练习......

verilog vivado synthesis

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使用三元运算符而不是 if-else 语句重置触发器

我想知道是否可以用三元运算符替换触发器重置以最小化行数并提高可读性。下面的RTL在仿真和综合上有同样的效果吗？

verilog system-verilog synthesis register-transfer-level

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赋值的左边必须有一个变量数据类型

我在组合作业上遇到了麻烦。我不明白为什么我不能使用始终组合结构来设置我的输出变量。当我使用分配时，我没有得到分配错误......

verilog variable-assignment system-verilog quartus synthesis

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