synthesis 相关问题

综合将高级电路描述转换为逻辑门中的实现。

赋值的左边必须有一个变量数据类型

我在组合作业上遇到了麻烦。我不明白为什么我不能使用始终组合结构来设置我的输出变量。当我使用分配时，我没有得到分配错误......

verilog variable-assignment system-verilog quartus synthesis

回答 1 投票 0

合成器能否在编译时注意故意的“Z”？

在 Verilog 中，我有一个输入端口，我想将其设为可选。它是微体系结构的起始引脚。如果用户不想手动驱动启动引脚，模块将使用自己的

verilog vhdl fpga synthesis

回答 1 投票 0

如何在Vivado上合成Rocket-Chip？

我正在尝试在 Vivado 上合成 Rocket-Chip。我能够在 Vivado 上运行仿真并获得所需的结果。但是，当我综合相同的设计并运行综合后仿真时，我...

vivado synthesis chisel rocket-chip

回答 2 投票 0

为什么我在vivado中仿真和合成后仿真结果不一样？

我模拟了 rtl 代码并获得了所需的输出，但是当我运行后合成功能模拟时，我在模拟器屏幕上看到一些随机信号并得到错误的输出。这是我的...

implementation vivado synthesis

回答 1 投票 0

综合工具如何处理模块中未使用的输出端口？

我建议我的同事去掉不用的输出口，但是他告诉我综合工具（比如DC）会自动去掉不用的口。我并不熟悉 DC 的工作原理。有人可以...

simulation hdl synthesis

回答 0 投票 0

Vivado：行为仿真与综合后功能仿真不匹配

我在Vivado中遇到了一个奇怪的问题。目标是使用 VHDL 中的 Xilinx Artix-100T FPGA 为 adc 初始化 spi。但是，行为模拟和后综合之间存在不匹配

vhdl synthesis

回答 2 投票 0

检查我设计的RTL代码是否被综合

根据结果，synthis的verilog代码是否可行？（你是如何确定 synthis 是否可行的？）想看看可以合成的RTL代码，但是有没有多余的...

verilog synthesis register-transfer-level

回答 0 投票 0

Verilog for loop使用oasys合成失败。

我不知道为什么这段代码使用oasys工具合成失败 for (i = 0; i < N; i = i + 1) begin if( i >= counter & i < new_pos) out[i] <= bit; ...

for-loop verilog synthesis hardware-programming

回答 1 投票 0

音频合成C的良好库

我已经用SDL 1.2和SDL_mixer（用来播放.wav文件）在C语言中编写了一个简单的音序器。它工作正常，我想向该程序添加一些音频合成。我整天都在互联网上找个好...

c linux audio lib synthesis

回答 1 投票 0

VHDL代码中的额外变量分配使其无法工作，并得到错误“无法推断寄存器”和“无法实现寄存器”

每当我得到一个额外的“ i2c_send_flag <='1';时，我都会在下面的代码中遇到错误；在我的过程中排队。我不明白为什么代码在添加此行之前有效，而在我...

vhdl synthesis

回答 1 投票 0

VHDL内部的多个非嵌套if语句处理不良做法吗？

我使用VHDL几个月，当我希望顺序评估某些条件时，有时会使用非嵌套的if语句构建这种过程：如果上升边缘（...

if-statement vhdl synthesis

回答 1 投票 0

$ readmem是否可以在Verilog中合成？

我正在尝试在FPGA上实现微控制器，我需要为其程序提供ROM。如果使用$ readmemb，是否可以将其正确合成到ROM？如果没有，那么...

verilog synthesis

回答 1 投票 8

用数学运算符（+，-，

显然，这将取决于编译器和目标-但是是否存在事实上的标准？它们是否可以合成为整个ALU？或最小加法器或比较器的外观如何？ ...

verilog synthesis

回答 1 投票 0

VHDL综合警告FF /锁的常数值为0

我正在尝试一些代码，这些代码本质上涉及使用FPGA并从温度传感器读取值。代码如下：库IEEE；使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH ....

warnings vhdl synthesis

回答 3 投票 4

SV：错误的程序驱动程序组合

[获取SV：错误将程序驱动程序错误与下面的代码非法组合，您知道如何解决此问题吗？ temp的值范围从0到3。module multi_driver_check（）; reg ...

driver system-verilog synthesis multiple

回答 2 投票 0

CVC4无法打开SMT2格式的文件

我正在尝试使用CVC4对函数执行语法指导的综合。首先，我遵循CVC4入门，我的example.smt2文件如下所示：（set-logic ALL）（declare-fun x（）Int）...

file synthesis cvc4

回答 1 投票 0

Verilog中带有for循环的大型多路复用器

我希望我的电路根据传入的地址将010和25510之间的值写入名为mem_address_reg的注册表中。经过与运算后，该地址可以采用25610个不同的值之一。我...

for-loop switch-statement verilog synthesis

回答 1 投票 1

任意代码的逻辑综合

我已经完成了制作物理逻辑门的项目，现在正在寻找一种将任意程序转换为一系列逻辑门的方法，以便可以使用它们。我需要一个可以使用...

logic vhdl verilog synthesis

回答 2 投票 2

逻辑综合和验证资源

我目前正在从事逻辑综合-给出了对硬件的高级描述，我希望将其转换成门电路，触发器等。我对该理论不太熟悉。我...

logic synthesis

回答 4 投票 3

行为模拟和合成后模拟中的值分配不同

`时间刻度1ns / 1ps模块pc_reg（输入线clk，输入线rst，输入线停转，输入线[`AddrLen-1：0] jmp_target，输入线jmp_enable，输入线[`AddrLen-...

verilog fpga vivado synthesis

回答 1 投票 -1

synthesis 相关问题

最新问题