system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计,规范和验证语言。


使用管道将信息从系统verilog Testbench传递到C ++程序

我希望能够通过管道将System Verilog testbench中的信息传递给c ++程序。有没有办法实现这一点。

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如何获得具有相似名称的层次结构信号?

假设在我的测试平台上,我有以下信号top.module0.expect top.module1.expect yes,我们现在使用相同的模块实例化module0 / 1,在函数get_expect_sig(int module_idx)中(module_idx ...

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如何为一位随机变量定义约束?

在我的情况下,如果某个位的值为“1”,那么我的约束对“1”的权重会更高,如果该位为“0”,那么我的约束对于“0”将具有更高的权重。如何约束呢?我得到了......

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为什么非法引用网络“portA”

为什么我收到此错误?当我尝试为inout导线分配值时。我该如何解决这个问题?模块测试(portA,enable,InNotOut)输入使能,InNotOut; inout portA;总是@(启用)......

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SystemVerilog中未压缩数组元素的单独绑定

在可综合的SystemC中,我可以单独绑定端口向量的每个元素:SC_MODULE(子模块){sc_vector > SC_NAMED(in_vec,3); }; SC_MODULE(上){...

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(vlog-2110)非法引用网络“START”。 “A”“B”

为什么这个错误?我不明白,START,A和B是在敏感列表中声明的。代码是测试平台中的一个程序。设计是一个multipli。 START,A和B是我设计的信号,我......

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是否有办法在ovm_agent上运行uvm_sequences?

我们正在将结核病迁移到UVM。我正在研究将使用UVM验证的第一个IP。我必须找出是否有可能在SOC中重用我的uvm_sequences仍然在OVM中...

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使用fgetc读取的文件最后添加了FF

我正在使用fgetc读取文件。文件读取以偏移量开始。最后我看到8'hFF附加在文件末尾。我期待文件中有6个字节,但看到7个字节。我不知道为什么这是...

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什么时候断言“禁用iff”值?

对于这段代码,我看到两个断言都失败了。似乎禁用iff(值)的时间晚于表达式本身。有人可以解释一下吗。 module tb(); reg clk = 1;总是#5 clk =!clk; ...

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在System Verilog中计算浮点值的e ^ x?

我正在构建一个在FPGA上运行的神经网络,最后一个难题是在硬件中运行sigmoid函数。这是:1 /(1 + e ^ -x)或(atan(x)+ 1)/ 2不幸的是,x ...

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