system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

如何重写派生类中的成员变量？

我有一个基类，我计划将其扩展为几个不同的序列，每个序列都需要有自己的 seq_cfg 对象。我还希望基类有一个基 seq_cfg 对象...

system-verilog

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SystemVerilog：不带括号的类函数 - 调用或范围

我一直在尝试查看 SystemVerilog 中不带括号的类函数调用解析成什么。比如说，这应该解析成什么：class_inst.func_name.abc 情况 1：func_name 返回一个结构体...

system-verilog class-method

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以指数格式随机化实数

我有一个缓冲模块，我试图在其中随机化输入到输出延迟。我已将最小和最大延迟声明为实际参数。当我实例化模块时，我想传递参数...

verilog system-verilog

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有人在验证环境中真正使用随机序列吗？

如果是这样，您能否举例说明何时优先使用 randsequence 而非其他方法？

system-verilog

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使用蕴涵运算符的双向约束的多个结果

有没有一种方法可以为双向约束编写多个结果？约束c_test{ (packet_size == LARGE) -> (Packet_length == 16); (Gap_betwn_packets == 2); } 上面的代码...

system-verilog uvm

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为什么这些组合逻辑 Systemverilog 描述不等价

我有两个 4 位信号，表示 24 小时格式的时钟小时的二进制编码十进制：h1_24h 和 h0_24h，分别表示最高有效数字和最低有效数字。我需要一个

verilog system-verilog hdl vivado

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64 位复数乘法器

这是 64 位复数乘法器的 SystemVerilog 代码 // // DSDV EL 组件的 SystemVerilog 项目 // 作者：Anudeep N Rao // 美国海军：1RV22LVS01 // 模块 cmultx64 （ cmul_if if1 ...

system-verilog system-verilog-assertions

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使用 2x4 解码器的 4x16 解码器无法正常工作

我目前正在开发一个 Verilog 项目，尝试使用 2x4 解码器运行 4x16 解码器的测试平台。但是，我遇到了输出问题。我已经提供了代码...

verilog system-verilog fpga modelsim decoder

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实数中的杂散小数值

我有一个实数延迟，我想将其转换为 10 的第一个倍数。例如，如果延迟 = 0.0024，我希望输出为 240。在以下代码片段中，延迟 = 1.52e-6。啊...

verilog system-verilog

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使用 JK 触发器的 Mod-6 计数器总是显示未知输出

我正在尝试使用 mod-8 计数器实现 mod-6 计数器，但无法获得所需的输出波形。模块 mod_six_counter(clk,rst,q,qbar); 输入时钟；输入线rst；输出线[2:0]q；

verilog simulation system-verilog test-bench

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SystemVerilog继承、聚合类和父函数调用

我在 SV 中调用 super.func() 时遇到问题。我有三个主要课程： class_C 扩展 class_B； class_B 扩展 class_A；类_A；我有三个配置（聚合）类：内部_C 外部...

oop verilog system-verilog fpga modelsim

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是否可以从通过 UVM_TESTNAME 传递的字符串动态创建 uvm 测试，然后用新创建的测试覆盖基本测试？

我有一个用例如下有一个基本测试需要大量 +args 来运行序列我不想为每个不同的 +args 组合编写单独的测试用例，但想运行测试

command-line-interface system-verilog uvm

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如何根据之前的参数生成参数

我最近从 VHDL 切换到 SystemVerilog，并且正在转换一些代码。我想根据 3 个参数生成一个局部参数数组：SZ、L、MAX。模块测试#( 参数...

verilog system-verilog verilator

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verilog 代码，用于查找具有 1000 个样本值的输入的单个最大值

我想找到一个具有 1000 个十进制值的输入信号的单个最大值，每个正时钟沿从存储器中读取一次。我做了以下粗略代码来查找最大值，但是......

verilog system-verilog

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verilator 中的阻塞和非阻塞赋值错误

我正在使用 verilator 测试 SystemVerilog 代码，如下所示。输出[31:0] data_out1; reg [31:0] data_out1; 总是 @(rst_b 或 addr1 或 data_in1 或 write_mask1) 开始如果（（写_ma...

verilog system-verilog verilator

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使用 SystemVerilog 接口和iverilog 时出错

我正在尝试为简单的 PISO 寄存器设计编写一个测试平台。在测试平台和设计中，我使用一个接口来封装所有进出设计的信号（使用用于 TB 的 modport ...

verilog system-verilog test-bench iverilog

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系统verilog中非连续GoTo重复运算符和非连续重复有什么区别？

我目前正在阅读 Ashok Mehta 的系统 Verilog 断言教科书。现在我遇到了一个疑问。我无法理解 -> 和 = 运算符之间有什么区别。即，非连续...

verilog system-verilog verification system-verilog-assertions vlsi

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图层模块输出显示 1 而不是 11

我是 SystemVerilog 新手，想编写一个模块来执行具有相应权重的输入的加权和。这是我的模块代码：模块层#(参数num_inps=2)(out, inps, ws,...

verilog system-verilog iverilog

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系统 verilog 中我的层模块出现问题

我是 System Verilog 的新手，想编写一个模块来执行具有相应权重的输入的加权和。这是我的模块代码模块层#(参数num_inps=2)(out, inps, ws,...

verilog system-verilog iverilog

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如何将SV中的reg转换为C中的等效值（DPI）

我看到以下编译问题。错误-[ICTTFC] 不兼容的复杂类型使用 $STEM/MemInstance.sv, 88 任务或函数调用中不兼容的复杂类型使用。以下表达...

system-verilog system-verilog-dpi

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