system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

综合后仿真错误，由于将 2D 阵列端口展平为 1D 而无法找到端口

在 Vivado 上的后综合仿真中，网表将 2D 数组展平为 1D 数组。我们如何使测试平台适应这些端口的变化（例如在 DUT 实例化中，将值馈送到...

system-verilog vivado

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如何使用system-verilog在for循环内实现位运算？

最近，我正在为一个特殊电路编写一个测试平台。该电路的功能是检测输入数据序列是否可以被三除而无余数。下面的代码就是

system-verilog verification

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Verilog，使用循环检查数组中的所有值

数组被称为逻辑[7:0] data_match[1:0]; 这是在always_comb 块中分配的值。这些值可以是以下之一：本地参数 MATCHE_PASS = 2'b00; // 匹配成功当地...

verilog system-verilog

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如果单个测试用例无法使功能覆盖率接近100%，是否可以使用多个测试用例来击中每个点？

由于对于初学者来说编写涵盖所有要点的测试用例非常困难，因此我决定编写许多测试用例。每个测试用例可以覆盖一些覆盖点。将所有案例合并为一个覆盖范围

system-verilog verification uvm function-coverage

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测试平台：无法监控内部模块的寄存器输出

我学习 Verilog 有一段时间了，但在测试我创建的模块（它是一个 4 位计数器）时遇到了麻烦。这是我的代码：模块 Counter4bit(输入 clk,rst,负载, 输入[3:0]parallel_in...

verilog system-verilog test-bench

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Verilog 截断定点数

我正在编写下面的函数，它接受位[5:0]数据，计算浮点数（正/负），然后将其转换为具有5个小数位的定点数。但不知怎的，它没有

system-verilog uvm

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负浮点数

我遇到一种情况，需要将负浮点数传递给 SystemVerilog 中导入的 DPI-C 函数。下面是我正在运行的伪代码，但不知何故它没有打印负数

verilog system-verilog

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可逆计数器波形的生成

我尝试在模型主义中生成4位向上向下计数器的波形，我的代码已编译，但它被固定为零，没有根据up_down的值获取值。模块 up_down_counter(时钟...

verilog system-verilog system-verilog-assertions

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在 HDL 中同步下降沿和上升沿触发触发器

我正在使用 SystemVerilog 进行 VLSI 设计，并且面临着负边沿和正边沿触发触发器之间的信号同步问题。我有“两个时钟域”...

verilog system-verilog hdl

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如何使用Verilog或SystemVerilog从c面打印

问题是如何在运行测试时将 C 模型中的数据记录到终端中。答案是在 C 代码中使用 vpi_print 而不是常规的 printf。我对这个问题有一些不满，并且有

system-verilog system-verilog-dpi

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是否可以通过VPI c函数迭代非int索引类型的systemverilog关联数组？

例如 // 测试.sv 类 cls；整数b；末级模块m cls 测试对象； int 地图[cls]；初始开始安装=新的；实例.b = 10; 地图[cls] = 12; $VPIcall；结尾

system-verilog associative-array vpi

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如何编写自动售货机设计的UVM驱动程序和序列项（面试题）？

我在 DV 面试中被问到这个问题，我很想知道我错过了什么或者什么是更好的方法。请提出您的建议。问题：我需要为 seq 编写伪代码...

system-verilog verification uvm

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为什么 uvm_driver 类不是抽象类，而其他类 uvm_sequence 也是参数化类，但它是抽象类？

这里有不同的 UVM 类签名：虚拟类 uvm_env 扩展 uvm_component；虚拟类 uvm_scoreboard 扩展了 uvm_component；虚拟类 uvm_monitor 扩展了 uvm_component；班级

system-verilog uvm

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检测到always_comb输出变量“X”的多个驱动程序

我一直在设计一个FSM，它在状态转换逻辑和输出逻辑中使用X变量。我收到此错误：多个驱动程序检测到always_comb输出变量“X”。要解决...

system-verilog fsm

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如何为使用表达式作为覆盖点的覆盖点创建 bin

我创建了一个覆盖点，如下所示。 cp:coverpoint $countones(serial_word) { 垃圾箱 set_bins[] = ??? } 如果serial_word是5位宽并且值为5'b01011，$count_ones将返回3。...

verilog system-verilog system-verilog-assertions asic

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创建给定信号的脉冲

我有信号信号。这可能会在多个时钟周期内保持高位。我想创建一个脉冲，该脉冲应该在信号为高电平时切换尽可能多的时钟周期。那是每次我的...

verilog system-verilog fpga

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<stdint.h>类型有DPI-C兼容类型吗？

我试图为 Verilog 编写一个与 DPI-C 兼容的结构。结构如下： /* 微控制器固件配置 */ 结构ucode_image_config { uintptr_t src_addr； uint32_t 大小...

c system-verilog system-verilog-dpi

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UVM 只创建顶层？ [关闭]

UVM新手需要您的帮助。环境：VCS-2018.06 uvm-1.1d ubuntu-18.06 当我参考MENTOR的代码通过uvm验证mgc_uart ip时，发现总是出现Null object access的错误

verilog system-verilog uvm

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我应该使用 uvm_component/object_utils 宏吗

我看到很多文章讨论是否应该使用字段宏。一般准则是： `uvm_do...宏：可以用，但如果你懒的话尽量避免。 `uvm_field...宏： ...

macros system-verilog uvm

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如何让界面对某些组件可见？

最近，我在尝试复制一个UVM架构，用于验证NoC（片上网络）的路由器。由于我想验证我的NoC路由器，因此架构没有太大变化。然而，它...

system-verilog verification uvm questasim

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