system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

在 SV 中按名称传递宏参数

对于函数，我们可以使用按名称传递，如下所示：函数 void xyz(字符串 x,int y); $显示(x,,y); 结束功能初始开始 xyz(.x("嗨"),.y(2)); 结尾现在，我有一个宏...

macros system-verilog compiler-directives

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无法将 .vh 文件中的标签添加为 systemverilog 文件

尝试为某些系统verilog文件生成标签，我发现某些文件的文件扩展名只是.vh。我的“ctags --list-maps”仅显示 *.sv、*.svh 和 *.svi 被识别为 systemverilog

system-verilog ctags

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UVM基本结构

我是设计验证的初学者。我只是想知道为什么几乎类使用下面的代码。 uvm_test_top 类扩展了 uvm_test； `uvm_component_utils（uvm_test_top） uvm_test_top tst_top 有趣...

verilog system-verilog uvm

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处理 SystemVerilog 包中的参数化

SystemVerilog 添加了包来为通用代码片段（函数、类型、常量等）提供命名空间。但是由于包没有被实例化，它们不能被参数化，所以处理

verilog system-verilog

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如何在 UVM 驱动程序中获取覆盖的事务项？

我正在尝试在 UVM 驱动程序中获取被覆盖的事务项。我制作了一个具有多个继承类的 UVM 序列项类。类 mem_seq_item 扩展 uvm_sequence_item； //------------...

system-verilog uvm

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为什么最后一个赋值语句没有更新 inout 端口值？

为什么最后一个赋值语句没有将值 temp_sum 更新为 sum？在模拟器中，它显示 temp_sum 值为 30，但 30 未更新为总和。请注意，此处的 sum 用作 inout。

verilog system-verilog

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固定多维矩阵的行和列之和的约束

寻找 m x n 矩阵的通用解决方案，例如对于 2x4 数组，我需要偶数行之和为 60，偶数列之和为 40。使用以下代码，行条件有效...

constraints system-verilog

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固定多维矩阵的行和列之和的约束

对于 2x4 数组，我需要偶数行之和为 60，偶数列之和为 40。使用以下代码，行条件有效但列条件无效。请让...

constraints system-verilog

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关键字“Const”在数据类型结构中不起作用

我正在尝试创建一个包含一些常量数据类型的结构。当我试图编译它时它抛出一个错误。我们不能在结构中使用 const 吗？类型定义结构{ const 位 ...

data-structures struct verilog system-verilog

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如何在 VHDL 中将 inout 端口分配给内部信号，反之亦然？

我有一个 VHDL 代码 `图书馆 IEEE；实体奴隶是端口 ( clk : 在 STD_LOGIC 中；首先：在 STD_LOGIC 中； Pdata_0：输入输出 STD_LOGIC； Pdata_1：输入输出

vhdl system-verilog fpga inout

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使用流将一个多维数组转换为另一个

我有一个字节数组和一个 BFM，需要将该数据流式传输到 AXI-S 接口。我的 BFM 有自己的内存，宽度为 N 位，具体取决于总线的参数化。我正在尝试...

system-verilog

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Verilog 输入到 Wire

我正在尝试在我的 Altera DE2 板上用 Verilog 制作一个时钟。截至目前，我可以使用触发器作为时钟从 00:00:00 计数到 23:59:59。现在我需要能够将 Switches 设置为某个值，比如 ...

verilog system-verilog

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生成块中的计算逻辑

我正在尝试在具有不同层次时钟的生成块中实例化一个简单模块，但我面临这个问题： Error-[SE] Syntax error Following verilog 源代码有语法错误：...

verilog system-verilog

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如何通过系统verilog中的for循环连接信号以实现所需的属性

我有一个名为信号的信号，这是信号的定义：信号 = |{`PS.iptile0.psst0.cols1.active_signal, `PS.iptile0.psst1.cols1.active_signal， `PS.iptile0.psst2.cols1.

concatenation system-verilog

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您可以将多个分析端口连接到单个实施吗？

我有多个环境，每个环境都负责一定的覆盖范围。因此，我被迫编写多个实现函数，这些函数有效，但它得到了

system-verilog verification uvm

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在 Verilog 中创建可以存储实数值的数组

谁能告诉我如何创建一个可以在 Verilog 中存储实数值的数组？我尝试了以下方法，但没有用：真实 [31:0] in1_table [0:256];

arrays verilog system-verilog

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Verilator仿真（C++）中修改SystemVerilog模块参数值

是否可以从用 C++ 编写的测试平台修改经过验证的 SystemVerilog 的参数。例如，考虑下面的模块。模块 my_module #( 参数宽度 = 16 ) ( 我...

verilog system-verilog verilator

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系统 verilog 中的打包向量与未打包向量

查看我在 System Verilog 中维护的一些代码，我看到一些信号定义如下：节点 [range_hi:range_lo]x; 和其他这样定义的：节点 y[range_hi:range_lo];...

vector system-verilog

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代码中的问题是什么？它不是在 quartus prime 中生成状态图

https://github.com/snehabiswas28/bus-interface/blob/main/control.v 此代码未按预期生成状态图。

verilog system-verilog modelsim quartus xilinx-ise

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在输出上只获得高阻

我正在设计一个带有三态缓冲器的简单总线。我的缓冲区工作正常，但在我的设计中，无论选择是 1 还是 0，我都只能得到 8'bZZZZZZZZ 输出。这是我正在处理的设计：我在这里...

verilog system-verilog hdl

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