system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

系统Verilog中类属性的连续赋值

标题说明了一切。我想知道是否有一种方法可以在 System Verilog 中连续分配类属性。大致如下：课堂测试；逻辑test_var [2]; 逻辑富；

system-verilog

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找不到 .vcd 文件错误，但我使用了 $dump 代码

我一直尝试在EDA游乐场打开EPWave，它总是返回错误：找不到 *.vcd 文件。 EPWave 将无法打开。你用过吗 '$dumpfile("转储.vcd"); $dumpvars;'? 我有...

verilog system-verilog iverilog edaplayground

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基于参数的covergroup的多个实例

我想根据参数创建封面组的多个实例（最好使用不同的名称，以便相应地对每个实例进行采样）。然后我想使用

code-coverage system-verilog

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通过 let 构造进行非法层次引用

我有一个包，我想在其中放入一些有用的助手来进行一些我在各处使用的常见计算。我以为我可以在课堂上使用它们，但是当我这样做时，我得到了一个错误......

system-verilog

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系统verilog结构是如何在硬件中实现的？成员是否被声明为电线？

我见过很多系统verilog程序示例，将数据包表示为打包结构。该数据是否像数据包一样串行传输？一个系统verilog结构是如何实现的...

verilog system-verilog

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有关寄存器行为的问题

我是一名刚接触verilog 和系统verilog 的工程师。我试图制作一个倾向于实现内存的模块。然而，该模块的行为并不是我所期望的。之后

verilog cpu-architecture system-verilog

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关于verilog/system verilog中寄存器行为的问题

我是一名刚接触verilog 和系统verilog 的工程师。这是我第一次在这个网站上提问。我试图制作一个倾向于实现内存的模块。然而，这种行为...

verilog cpu-architecture system-verilog

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未显示正确的输出

SystemVerilog 中的这些模块和测试平台用于将两位数乘以 3 并给出四位结果；但是，当我模拟它时，它显示 X 作为输出。我检查了我的模块，但是...

verilog system-verilog fpga vivado

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verilog 中的缓冲区数组

我正在尝试在 Verilog 中实现一个缓冲器阵列，其中当输入信号 (data_valid) 处于活动状态时，数据将在时钟信号 (CLK) 的上升沿上波动通过缓冲器。豪...

verilog system-verilog

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将常量存储在文件中，用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

constants verilog system-verilog

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将文件中的值存储为常量，并将它们用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

constants verilog system-verilog

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UVM RAL：NULL 指针取消引用

我是使用 UVM RAL 的初学者。我正在尝试使用 UVM_BACKDOOR 通过 DUT 寄存器进行访问。我认为这不需要适配器和预测器。我这样想也许是错误的。下面是我的代码

verilog system-verilog verification uvm

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确定 SystemVerilog 中的模块是否可综合

我正在使用 SystemVerilog 在 FPGA 上实现最大池模块。每个字的长度为 64 位，输入数据为 28 x 28 个字的网格（即 28x28 像素的图像）。过滤器尺寸为2...

conv-neural-network verilog system-verilog fpga max-pooling

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SV 封装上的 verilog 模式 AUTOARG

verilog 模式 AUTOARG 是否支持发布系统 verilog 封装类型的端口？当我尝试这样做时我意识到： `包含“something_pkg.sv” 模块某些东西（/*AUTOA...

emacs verilog system-verilog

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通过开关在7段指示灯上输出字

我想输出到一个七段显示器，这样当按下按钮时，显示某一段上的字母，当打开开关时，显示整个单词...

verilog system-verilog test-bench

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systemverilog 中的锁存器推理

我正在尝试系统verilog代码，并且有一个锁存推断，这是asic流程的错误。 m_f1=m1[10]?(m1[9:1]):(m1[8:0]); e=m1[10]?(e+1):e; m_f = m_f1; 这里的错误或闩锁推断...

verilog system-verilog

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在掩护点使用物品

在下面的代码中，有人可以解释一下“item”指的是什么吗？覆盖组 cg(位 ip); 覆盖点 txn_type { 箱 T0 = {0}；箱 T1 = {1}；箱 T2 = {2} 与 (((item || ...

system-verilog

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Verilog：映射内存阵列

我正在尝试在系统verilog中制作内存，只有当我想直接写入内存时才能合成它。这是一个有效的代码：模块顶部（输入逻辑clk_i， ...

verilog system-verilog fpga yosys

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通过开关在7段指示灯上输出字

我想输出到一个七段显示器，这样当按下按钮时，显示某一段上的字母，当打开开关时，显示整个单词...

verilog system-verilog

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验证模块参数值

这是我用来提出问题的一个简单模块：模块计数器#( 参数限制 = 15 )( 输入时钟，输入rstn，输出 reg[7:0] 输出）；永远@（

system-verilog

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