system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

SystemVerilog：自动变量不能为静态reg出现非阻塞分配

我实际上使寄存器静态后，我开始得到这个错误。这符合Quartus：task InitAutoRefresh; reg [$ clog2（AUTOREFRESH_CLOCKS）：0] AutoRefreshCounter = 0; ...

static system-verilog modelsim quartus

回答 1 投票 0

在Verilog中找到`define的MAX值

我想创建一个定义常量，该常量分配给具有最大值的多个otherdefine常量之一。类似于：`define MAXWIDTH $ MAX（`WIDTH0，`WIDTH1，`WIDTH2）这是......

verilog system-verilog

回答 1 投票 1

verilog / systemverilog通过生成的模块层次结构向上传递参数

有一个复杂的模块层次结构（其中许多模块在生成下实例化）我需要从每个低级模块获得一堆连线到一维数组。参数......

parameters verilog system-verilog hdl

回答 1 投票 1

如何在Synopsys DVE下运行的Tcl脚本中打印（放入日志）信号值？

我需要在运行模拟后从SystemVerilog数据结构中提取一些值。我想这样做而不改变SystemVerilog代码。下面是我正在使用的TCL脚本示例...

tcl system-verilog synopsys-vcs

回答 1 投票 0

在SystemVerilog中对单位常量文字的扩展进行签名

SystemVerilog具有未标注的单比特值文字，例如'0和'1。根据IEEE Std 1800，在5.7.1整数字面常量中，我看到“一个未经过尺寸化的单位值...应被视为......

system-verilog ieee

回答 1 投票 0

修改systemverilog函数中的类队列

当我尝试修改systemverilog函数中的类队列时，我遇到了一个问题。以下是代码：module my_module; dscr;逻辑模式; function void print_dscr; $显示（” ...

system-verilog

回答 1 投票 0

SV中事件之间的时钟周期数

我想计算信号的高值和低值之间的时钟周期数。我有一个信号SIG，它在模拟过程中多次高低。我想计算......

system-verilog clock

回答 2 投票 0

阵列移位器在仿真中的不同行为

我试图在我的设计中调试一个非常奇怪的行为。我正在调试以下Systemverilog代码：module ff_array＃（参数INPUT_WIDTH = 16，参数...

verilog system-verilog register-transfer-level

回答 1 投票 -1

用于可综合代码的verilog编码风格

我编码如下：始终@（状态或i1或i2或i3或i4）开始next = 5'bx; err = 0; n_o1 = 1; o2 = 0; o3 = 0; o4 = 0; case（state）// synopsys full_case parallel_case IDLE：...

verilog system-verilog

回答 2 投票 1

systemverilog always_comb构造不纯粹推断

import rv32i_types :: *;模块cmp（输入[2：0] sel，输入[31：0] a，b，输出逻辑f）; always_comb begin case（sel）beq：if（a == b）out = ...

system-verilog

回答 1 投票 0

对unpacked数组的赋值必须是聚合表达式：SystemVerilog

reg [7：0] num [0:15] = {8'd64,8'd121,8'd36,8'd48,8'd25,8'd18,8'd2,8'd120,8'd0， 8'd24,8'd8,8'd3,8'd35,8'd33,8'd4,8'd14};我的代码的这一特定行给出以下错误：分配给...

system-verilog hdl

回答 1 投票 0

我正在尝试一个以下列方式给我升级的计数器？

我试图制作一个取决于信号的计数器。信号在两个周期内为高电平，在接下来的两个周期内为低电平，并持续到结束。在高脉冲期间，计数应从0,1开始。 ...

verilog system-verilog register-transfer-level asic

回答 2 投票 -2

系统verilog / verilog ---事件

task monitorPush（）;开始位[7：0]数据= 0;而（1）开始@（posedge intf.clk）; if（intf.cb.wr_cs == 1 && intf.cb.wr_en == 1）开始// @（posedge intf.clk）; ...

verilog verification system-verilog

回答 3 投票 0

UVM：将序列拆分到不同的子序列发生器上

在DUT上，我有两个通道，每个通道包括一个数据接口和一个边带接口。沿着这些渠道发送的交易必须按顺序排列，但是一个渠道可以在......

system-verilog uvm

回答 2 投票 0

uvm set_inst_override用于序列

我试图通过实例覆盖序列。示例代码将最好地描述它：class my_vir_seq extends base_vir_seq; my_seq_c seq1，seq2; `uvm_object_utils_begin（my_vir_seq）`...

system-verilog uvm

回答 1 投票 0

UVM阶段查询

关于UVM阶段build（）和run（），我有几个问题。它们可能也适用于其他验证方法以及>为什么build（）阶段是自上而下执行的。 ...

system-verilog uvm

回答 1 投票 0

Verilog always @* 敏感度列表包含什么？

当您在始终阻止敏感度列表中使用通配符 @* 时，我对什么被视为输入感到有点困惑。例如，在下面的例子中，哪些信号被解释为输入

verilog system-verilog digital-logic

回答 4 投票 0

如何在不同的位置找到具有相同字符串的$ plusargs

在验证环境的大型集成中非常普遍的问题。我们的验证开发涉及跨越不同时区的大型团队。集团优先使用$ plusargs代替工厂......

system-verilog uvm

回答 1 投票 0

关于system-verilog中的struct？

在struct的声明中添加函数时，我得到了vcs编译错误。 IEEE doc没有提到是否允许struct中的函数。尝试分配默认值时，我也遇到了vcs编译错误...

system-verilog

回答 2 投票 0

systemverilog使用数组作为模块/函数的端口

模块hh（输入[2：0] a [0：3]，输出b）;电线[2：0] c1 [4：1];电线[0：2] c2 [0：3];有线; u_hh_1 hh（.a（c1）,. b（d））; // 这是正确的; u_hh_2 hh（.a（c1 [4：1] [2：0]）,. b（d））; // ...

system-verilog

回答 2 投票 -1

system-verilog 相关问题

最新问题