system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

在多个systemverilog任务中发出$ urandom_rage具有相同的值

现在我试图在多个systemvalue任务中获取随机值。所以我刚刚实现了以下模块testa; task sendtransfer1 foreach（burst3.Data [ii1]）burst1.data [ii1] = $ ...

system-verilog

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递归和非递归属性：这些断言是否相等？

请考虑以下规范：“中断必须保持，直到收到中断ack”这些断言是否相等并且对应于规范？ 1-第一个断言（使用递归...

properties system-verilog verification assertion system-verilog-assertions

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输出开放数组作为DPI-C中的形式参数

我有C代码（预测模型），可以生成一个可变长度的数组作为其结果。在调用C代码之前不知道这个数组的大小是多少，并且有一些...

c system-verilog uvm system-verilog-dpi

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如何在test uvm对象中使用assertoff来禁用断言

我正在寻找方法来禁用侧uvm组件中的断言进行某些测试。下面简单的代码代表我的env，并对需求进行评论。我以为我可以使用$ assertoff。我可以修改uvm ...

system-verilog uvm system-verilog-assertions

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Verilog：总是@ *阻止不被触发

在下面显示的测试平台代码中，我观察到时钟信号clk没有按预期切换。时钟在时间5从低到高变化，但在此之后不会切换。 module tb（）; ...

verilog system-verilog

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在systemVerilog中使用$ sscanf导致错误的结果

我有以下字符串：str =“w，0，A0002000,00000000，\ n”我使用（模式声明为位，len作为int'，ax_trx作为位[31：0]）：$ sscanf（str， “％c”，模式）; $ sscanf（str，“％d”，len）; $ ...

string system-verilog

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Verilog - 如何否定数组？

verilog system-verilog

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在Systemverilog枚举中分配X.

我们可以将“X”来枚举成员？如果是的话，有什么优势，如果不是，有什么限制？感谢您对此的帮助。

enums system-verilog

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可以通过引用systemverilog中的任务来传递打包数组

可以在下面的代码中将s_clk作为参数传递给xyz任务吗？模块测试（输入逻辑m_clk，输出[1：0]逻辑s_clk）; ... xyz（m_clk，s_clk）; //假设从顶部生成m_clks和s_clks ......

system-verilog

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在函数/任务范围中定义常量的最佳方法

在我的函数（或任务）中，我有一个仅在该方法中使用的常量字符串。定义它的最佳方法是什么（性能）：const static string stuff =“stuff”; const string stuff = ...

constants verilog system-verilog

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SystemVerilog随机稳定性是否适用于std :: randomize（）？

SystemVerilog随机稳定性是否适用于std :: randomize（）？换句话说，使用std :: randomize（）来获得给定特定种子的确定性模拟结果是否安全？ IEEE Std 1800-2012 ...

random system-verilog

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如果未设置某个宏，则阻止systemverilog编译

我正在编写systemverilog模块，我需要确保设置某个宏以允许继续编译。我已经尝试了下面的内容，但它只是给出语法错误“意外...

macros compilation verilog system-verilog hdl

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systemverilog约束dist使用权重数组

我需要能够设置64个不同的，可变的权重的约束dist：当每个索引都有自己的权重/概率时，我需要随机选择范围0~63的索引。我可以 ...

constraints distribution system-verilog

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我想杀死一个永远的任务，这个任务被一个后来被杀死的物体所召唤

程序ass_arry（）; int i; int j; class u3_param; int j; task print（int s）;永远开始＃10us; $ display（“％t％M：对象......

system-verilog

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非法访问这个Sim的非静态方法

我在静态方法中得到错误Illegal来访问非静态方法foo。当我尝试使用vlog进行编译时，vcs让它通过而没有任何汗水。任何人都有如何解决这个问题。 ...

verilog fpga system-verilog

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Verilog禁用语句不工作但$完成工作，但它不可综合？

我想设计一个计数器，它计算到一些数字，让我们说它是3，为此，我编写了一个与“$ finish”配合使用而不是“禁用”的代码。我想用这个计数器进行合成......

verilog xilinx system-verilog hdl

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SystemVerilog打包阵列与解压缩阵列内存占用

使用现代先进的SV RTL仿真器，使用解压缩阵列与打包阵列时，仿真占用空间是否正确？如果是这样，这是一个问题并进行验证......

arrays simulation system-verilog packed

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Verilog中的事件调度

我正在学习verilog分层事件队列。我对非活动事件有一点疑问。我知道他们是在所有活动事件都在当前完成后进行的......

verilog system-verilog

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连接SV生成的接口

我需要连接已生成的SystemVerilog接口的端口。但我不知道生成的接口的实例名称是什么，所以我无法弄清楚如何连接...

system-verilog

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如何处理封面？

如何获得封面的句柄，以便我可以使用该句柄调用方法？首先，我需要知道封面点的类型，以便我可以实例化句柄。这是一个例子：类......

system-verilog function-coverage

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