system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

如何处理封面？

如何获得封面的句柄，以便我可以使用该句柄调用方法？首先，我需要知道封面点的类型，以便我可以实例化句柄。这是一个例子：类......

system-verilog function-coverage
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系统verilog中的虚拟接口也不能在VI内部使用动态数组

1）有人可以解释在SystemVerilog中使用虚拟接口的概念。尽管在LRM和其他网站中提到它可以用来驱动不同的物理实例......

system-verilog
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systemverilog演员的特点

我的问题是关于在SV中使用$ cast。如果你在下面的代码中搜索单词cast，我有意添加一个'！'检查铸造不成功。如果演员不成功，我......

system-verilog downcast
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生成块中的系统Verilog参数

我想基于在实例化模块时设置的参数来设置参数。我有以下内容。模块foo＃（WORDS = 8）;参数P00 = 33;逻辑[7：0] tmp;生成案例（......

parameters system-verilog
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我可以在生成块中使用bind吗？

我有一个简单的断言：让我们断言@（posedge clk）（a | => b）;我通常使用单独的绑定模块模块bind_module将其与设计信号连接; bind dut assertion a1（。*）; ...

system-verilog assertions system-verilog-assertions
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系统verilog中数组的串联

我写了一个连接代码，如下所示：module p2; int n [1：2] [1：3] = {2 {{3 {1}}}}; initial begin $ display（“val：％d”，n [2] [1]）; end endmodule显示错误。请解释？

system-verilog
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SystemVerilog枚举可以为null吗？

我正在使用enum方法name（）来打印枚举变量的字符串值。我应该先进行空检查吗？

enums system-verilog
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SVA：SV断言期间的时钟门控

我有一个SV断言，它检查属性如下属性my_property; @（posedge clk）禁用iff（重置）$ rose（停止）## 0（（rx_prio）>（expec_prio））## [0：$] $ rose（rdy）| - > ## [1：100]（ ...

verilog system-verilog assertion uvm system-verilog-assertions
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在SystemVerilog中约束整个对象

我试图基于其他一些对象约束整个对象（而不仅仅是对象的字段）。这是我的生产代码的精简版：我有以下类：class ...

system-verilog
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消除未使用的位：创建具有不同尺寸的可合成多维数组

这是一个后续问题，我如何迭代地创建参数化大小的总线，以连接模块也迭代创建？答案太复杂，无法在评论中回答......

verilog system-verilog
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参数化功能错误

我正在尝试编写以下systemverilog代码，其中不同的参数可以用于函数，因此只需通过更改参数而不是使用...来重用相同的函数。

verilog system-verilog hdl modelsim
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SystemVerilog：如何创建一个简单接口数组的接口？

我正在尝试创建一个接口，它是一个更简单的接口数组。在VHDL中，我可以简单地定义两种类型，记录和记录数组。但是如何在SystemVerilog中执行此操作？这是......

arrays interface system-verilog
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SystemVerilog断言错误：非常使用非常量表达式

SLV_DCR_TIMEOUT_WAIT是寄存器中编程的值，因此它不是常量值。如何在断言中使用相同的内容。分配DCR_CLK = testbench.sw_top_inst.DUT.megatron_x.megatron_cib ....

system-verilog assertions system-verilog-assertions
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系统verilog断言禁用条件

我有这个断言来检查clk freq：assert属性clk_freq; int cnt; @（posedge fast_clk，clk_1MHz）disable_iff（！enable_check）（$ rose（clk_1MHz），cnt = 0）| =>（！$ rose（clk_1MHz），cnt ++）...

system-verilog system-verilog-assertions
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勾选 - 包括systemverilog中包内的头文件

嗨，我已经遵循了方案，它不适合我。 file：a.svh a.svh定义了一些参数和函数 - 假设函数xyz（b）文件b.sv包b; `include“a.svh”typedef logic [（...

verilog system-verilog
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错误：无法在赋值时将'bool'转换为'svLogic *'

我们正在研究系统verilog DPI调用。在编译C ++文件时，我们得到如下错误：错误：在分配时无法将'bool'转换为'svLogic *'这里svLogic是4状态...

c++ gcc system-verilog modelsim system-verilog-dpi
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如何使用DPI-C嵌入Systemverilog Interpreter？

问题描述：我在SystemVerilog中设计并用相同的语言编写测试平台。我希望能够以你的方式编译我的设计并在模拟过程中测试不同的功能......

c system-verilog verification system-verilog-dpi
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系统verilog中应该'{default：'1}应该做什么？

我有一个数组，我想初始化为所有1.为此，我使用了以下代码片段：logic [15：0] memory [8];如果（重置）开始，always_ff @（posedge clk或posedge reset）开始...

system-verilog
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SystemVerilog：如何在VCS模拟器中使用DPI调用连接C函数？

我有以下文件：带有函数的C文件：// funcs.c #include void something（）{printf（“something \ n”）;问好（）;系统verilog文件：// hello_world.v ...

c system-verilog synopsys-vcs system-verilog-dpi
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系统verilog绑定与接口一起使用

我在系统verilog中定义了一个接口，并使用bind语句绑定到内部RTL信号。我希望能够通过接口强制内部RTL信号。但是，这导致了RTL ......

system-verilog
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