system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

随机打包关联数组的声明

我编写了一个代码来以下列方式初始化压缩关联数组。 int msize = $ urandom_range（20）; bit [0：3] [0：msize] mem [int] ...

associative-array system-verilog

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'endmodule'之前在模块中找到'module'关键字

我正在使用系统verilog中的寄存器处理一个简单的cpu，如下所示：模块寄存器（输入clk，e，输入[7：0]输入，输出reg [7：0]输出）;总是@（posedge clk或posedge e）如果开始（e == 1）......

verilog system-verilog hdl

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宽度可配置时如何写入脉冲宽度systemverilog断言

场景是：信号激活可以是1个周期，2个周期，3个周期或4个周期宽度，具体取决于配置[1：0]输入到模块最简单的方法是为此写入属性：property p_PropA; ...

system-verilog assertions system-verilog-assertions

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基于另一个数组在SystemVerilog中约束整个数组

是否可以将SystemVerilog中的整个数组约束为与另一个数组具有相同的值？我试过这个：class some_class; rand bit array1 [10] [10]; rand bit array2 [10] [10]; ...

system-verilog constraint-programming

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系统verilog断言中 - >和=>之间有什么区别？

我想知道何时在SVA中使用 - >和=>？序列A之间是否有任何差异; req | - > ## 1 gnt;结束序列和序列B; req | => ## 1 gnt;结束请让......

system-verilog assertions system-verilog-assertions

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Verilog生成始终为@（*）块的语句

我有这个生成块，我觉得应该可以使用，但是我看到了else块下总是@（*）部分的问题。使用VCS时，temp_in [i + 1] [j]始终分配为“x”。我期待它......

verilog system-verilog

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重写长xor语句

请看以下声明。 c_r被赋予所有c [k]的xor版本。 always_ff @（posedge clk_i）开始于（k = 0; k <16; k ++）c_r [k * 8 +：8] <= c [k] [0] ^ c [k] [1] ^ c [k] [2] ^ c [...

system-verilog hdl

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在System Verilog中通过模块传递参数数组

我试图在系统verilog中为dct8p_v5模块创建参数approx和approx1的数组。 'kcn'模块的大小为6参数数组，名为'approx'。我想从'约'中传递3个变量...

concatenation parameter-passing system-verilog

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在systemverilog源代码树中注册一个源文件的偏移量

我想创建一个源文件结构，以便我的systemverilog设计中的寄存器偏移量来自整个项目中的一个文件。动机是所有登记的人...

design-patterns fpga system-verilog

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编译错误，还是对SystemVerilog的误解？未声明的端口类型适用于模拟

我有一个带有许多输入逻辑和输出逻辑端口的模块，以及一个应该输入foo :: bar的端口，其中foo是一个包，bar是一个枚举。但是，我没有输入，所以它只是......

hardware system-verilog hdl

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请解释一下这个SystemVerilog语法{>> byte {...}}

以下程序的答案是{6,7,8}，但我不明白为什么，请解释一下：模块q（）; typedef byte byteq [$];初始开始字节ans [$]; ans = byteq'（{>> ......

verilog system-verilog bit-shift

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如何在SystemVerilog中进行交叉？

我想在SystemVerilog中找到两个列表之间的交集。从Specman那里有var intersect：my_enum的列表; intersect = listA.all（在listB中）;我觉得这很古怪。但......

system-verilog

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时间0处的“唯一案例违规”警告

我在FSM中有一个独特的case语句，如下所示：enum logic [1：0] {IDLE = 2'b01，RUN = 2'b10} state，next_state; always_comb begin next_state = state; ...

system-verilog

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SystemVerilog错误

错误：（vlog-13069）C：\ Modeltech_pe_edu_10.4a \ examples \ tb.sv（192）：near“（”：语法错误，意外'（'，期待';'或'，'。我不知道发生了什么。在Aldec上运行良好的代码。程序...

system-verilog

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减少运算符无法正常工作

我有一个FSM设计，使用计数器在特定状态内计数并保持在那里直到表达式和counteryield为TRUE，但是当它完成时（得到1111 ... 111 - 通过...检查

verilog counter system-verilog hdl fsm

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如何在SystemVerilog中实现Parametrizable Mux？

我在使用VCS合成器的System Verilog中收到以下错误：以下访问具有无效的索引数。总线[i]我基本上试图做一个由...制成的可参数化的多路复用器

system-verilog

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了解系统verilog函数返回值

我试图从语言资源手册（第10.3.1节）中了解系统verilog函数返回值，但是我在掌握以下部分时遇到了困难。任何人都可以帮助我......

system-verilog

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使用System-Verilog进行串行测试和断言

我有一个verilog模块的串行输出，我想使用system-verilog来测试testbench。输出，称为'SO'将输出类似8'hC6的东西，给定正确的串行输入'SI'，其值为......

testing verilog system-verilog verification system-verilog-assertions

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将模块名称作为参数传递

我想为我正在编写的一堆模块创建这个通用包装器。包装器应该能够将这些模块连接到不同类型的NoC而无需更改...

hardware verilog system-verilog register-transfer-level

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为什么这种约束在不同的模拟器上表现不同？

我在测试平台中遇到了以下约束。它的行为似乎取决于使用的模拟器。约束wr_c {if（！one_beat）{addr [5：0] == 0，len == 15}; } 它是什么 ...

constraints system-verilog

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