system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

比如c中的#if，如果在verilog中那么

如何将宏与Verilog中的常量进行比较？下面的代码给出错误。模块顶部; `定义A 10`if（`A == 10）初始$ display（“10”）; `else initial $ display（“11”）; `endif ...

verilog system-verilog

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SystemVerilog程序块与传统的测试平台

是否存在程序块提供的SV的任何功能，这些功能无法与其他方法重复使用？这个问题不太具体的版本是：我应该为程序块而烦恼......

unit-testing testing verilog system-verilog

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在Verilog程序中使用连续赋值？

在Verilog程序中使用连续赋值是否可能和/或有用？例如，是否有任何理由将赋值放在always块中？比如这......

verilog fpga system-verilog

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SystemVerilog Verilog中的unarray移位运算符？

我在SystemVerilog sim中遇到了这一行，我用Google搜索了但我不确定它在做什么：data_w = {>> 32 {{>> {data}}}};任何澄清将非常感谢！ ...

verilog system-verilog

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在Verilog / SV中是否有像ifx一样的ifx-elsex语句？

假设我有一个场景，我需要只比较一个寄存器的几位而不关心其他位。 eq，我需要检查3位寄存器的第一位和最后一位（A [2：0]），我不...

verilog system-verilog

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是否可以在加密模块内的未加密模块实例中访问信号？

加密的DUT RTL实例化非加密模块的几个实例。我完全可以看到未加密的模块。在testbench中，我想监视未加密的特定信号...

verilog system-verilog

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分析SystemVerilog中的压缩结构以确定它的大小？

在SystemVerilog中有没有办法分析打包结构并确定它的总体大小？ typedef struct packed unsigned {logic [15：0] field_1; logic [7：0] field_2; ...

verilog system-verilog

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Verilog - 生成加权随机数

我试图生成随机的单个位，只要你想要一个正常的随机化，这很简单：wire R;分配R = $ random％2;我正在寻找的是一种加权概率，如：......

verilog system-verilog

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连接分层模块：SystemVerilog中的struct vs interface

在SystemVerilog中，可以通过简单的数据类型，复杂的数据类型（结构，联合等）或接口来连接分层模块。我感兴趣的功能是聚合所有信号......

system-verilog

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case语句，多个case执行相同的操作

我需要使用一个case语句，控制信号是4位。我有多个这4位进行相同操作的情况，如何使代码更简洁？例如：casez（fbe）// fbe ...

verilog system-verilog

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为什么verilog模拟器将净延迟建模为惯性延迟而不是传输延迟？

我正在测试台上连接DDR模型，使用具有净延迟的电线来模拟电路板上的走线延迟。迹线可以在其传输线中保持1或2位，但因为模拟器......

verilog system-verilog

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如何建模双向传输延迟

例如：IO A和B连接在它们之间有10ns的io到io延迟。 IO以500MHz（2ns周期）运行。默认情况下，Verilog使用惯性延迟作为滤波器。因此定义......

verilog system-verilog

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在verilog中更改被调用模块内的顶级变量

我一直试图以某种方式在Verilog中实现全局变量的使用。或者，在模块中具有共享变量。甚至通过电线或通过参考注册（如一个...

global-variables verilog system-verilog

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动态数组的系统verilog中的内存分配 - new（）/ randomize（）函数

我有一个带有动态数组的类包。我想知道类对象的new / randomize函数是否可以为动态数组分配内存。类包; rand int data []; ...

memory-management verilog system-verilog

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Systemverilog在调用super.foo（）之后不允许变量声明？

我在DVT上使用SystemVerilog遇到了一个奇怪的问题。有问题的代码片段看起来像这样：class parent; int A; function void foo（）; A = 5; ...

system-verilog

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SV测试平台的配置类

我正在尝试为SV测试平台编写一个配置类，并希望直接从命令行决定我的事务类中的rand字段的随机化。我以为我可以宣布一个静态......

hardware system-verilog verification

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方法上的local关键字是否意味着自动存储？

在类中的本地函数中声明的变量具有静态或自动的存储策略？

system-verilog

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为什么功能不能延迟？

Verilog和VHDL都禁止功能延迟。此外，任务/过程不能具有返回值。这意味着代码如下：if（my_function（arg）> 0）begin（...）end必须替换为...

vhdl verilog system-verilog

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在systemverilog中的模块中使用struct数据类型

我需要在SystemVerilog的模块中使用struct数据类型。该结构的某些成员包含一个数组。我收到错误“不兼容的复杂类型赋值”。我有以下结构......

verilog system-verilog

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使用增量值在System Verilog中定义Coverage Bin

我正在尝试使用systemverilog为大覆盖区域定义覆盖范围。例如，我想定义一个覆盖bin，从24'h000000开始，结束于24'h001ff0，并递增24'...

code-coverage system-verilog bins function-coverage

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