system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

我可以使用“wait fork”来等待任务内生成的线程吗？

我正在尝试系统verilog线程，并且编写了以下运行良好的示例。目标只是生成 2 个打印数字的任务，并使用“wait f...

verilog system-verilog vivado fork-join

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verilog 中生成块内的 defparam

在设计中，顶层模块A有另一个模块B的两个实例模块A（....）； B (.C(C1)...) inst1; B (.C(C2)...) inst2; 模块 B 有一些我想分配的参数...

verilog system-verilog

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具有独特参数的SystemVerilog接口数组

我有一个模块（我们称之为“mem”），它具有作为端口的接口数组、声明接口数量的参数 NB_ITFS 和数据宽度参数。模块内存 #(NB_ITFS=...

verilog system-verilog hdl

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在 System Verilog 中声明可变宽度的数组

我知道数组宽度是在编译时分配的，但我有一个场景，我需要根据约束设置数组宽度。设置可变数组宽度的替代方法有哪些？在下面

verilog system-verilog

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测试文件中的问题

我正在尝试使用 Linux 中的 SV 验证环境来运行我的计数器，因为我创建了不同的文件，并且我正在尝试通过包访问这些文件，但我的测试文件未运行...

system-verilog

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Questasim 工具在更新代码并重新运行原理图后显示错误

与 Model Sim Questa 工具相关的问题。（系统verilog）我已经在 Questa Sim 中运行了代码，然后检查了该 verilog 代码的原理图。但我再次更改了代码中的某些内容并尝试...

system-verilog modelsim questasim

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在 Verilog 中应用模数

模块 mod_dp_32bit ( 输入线时钟，输入线第一，输入线开始，输入线[31:0]A，输入线[31:0] B，输出线完成，输出线[31:0]结果）；注册 [31...

verilog system-verilog

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从逻辑数据类型中提取浮点数

我正在尝试弄清楚如何从 22 位逻辑数据类型计算小数，请告诉我是否有任何其他已知的工作方法。我尝试了以下方法，但结果没有...

floating-point system-verilog fixed-point

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UVM hdl 访问函数的 hdl 路径中的正则表达式

我想知道我可以使用正则表达式（正则表达式）作为 UVM 中任何 HDL 访问函数（如 uvm_hdl_deposit() 或 uvm_hdl_check_path()）的字符串吗？如果不是，那是因为没有这样的

system-verilog uvm system-verilog-dpi

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使用流运算符连接动态数组的所有元素

我想连接动态数组的所有元素，并将整个数组左移 8 位。我尝试了下面的代码，它有效。有没有更好的方法来移动整个阵列而不需要...

concatenation verilog system-verilog

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System Verilog 使用流运算符连接动态数组的所有元素

我想连接动态数组的所有元素，并将整个数组左移 8 位。下面的代码适用于固定且已知的数组大小。如何与流连接

concatenation verilog system-verilog

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启用频闪时，封面组如何处理事件句柄采样？

我很好奇当我们指定了一个事件并且我们还为所述覆盖组使用 type_option.strobe = 1 时，采样是如何在 SystemVerilog 覆盖组中发生的。例如：封面组 c @(po...

simulation system-verilog verification

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Verilog/SystemVerilog：“常量”函数被认为是非常量

我有一个模块，它有一个端口，其宽度应取决于函数的值：（语法是 Verilog/Systemverilog 混合，因为我使用 yosys 进行综合，仅支持有限的数量...

verilog system-verilog hdl yosys verilator

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为什么当我没有改变它的值时模拟器会触发一个事件？

我尝试用一个简单的例子来描述我的问题；请参考以下代码：电线测试_电线；逻辑测试逻辑；初始开始叉开始 $显示（$时间，“...

verilog system-verilog

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为什么即使我没有更改其值，模拟器也会触发？

我尝试用一个简单的例子来描述我的问题；请参考以下代码：电线测试_电线；逻辑测试逻辑；初始开始叉开始 $显示（$时间，“...

verilog system-verilog

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为什么模拟器会在我没有更改其值的情况下触发

我尝试用一个简单的例子来描述我的问题，请参考以下代码：电线测试_电线；逻辑测试逻辑；初始开始叉开始 $显示（$时间，“电线

verilog system-verilog

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将 001 B 处的值读取为 000 处的第一个值，实际上是 A？

这是RAM的系统Verilog设计代码，我需要在其中写入数据。总是@(posege clk或posege rst)开始如果（首先）开始 // 重置条件地址_r <= 8'b0; end e...

verilog system-verilog register-transfer-level iverilog

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我得到的输出是错误的

当我尝试显示 RAM 的输出时，它没有按顺序读取 data_in 输入。 RAM 输出从 B 开始，如 000 地址，但我尝试在 000 地址上写入 A，依此类推...

verilog system-verilog iverilog

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如何为功能覆盖交叉创建ignore_bins以排除覆盖点落在外部数组列表中的任何bin？

假设我有一个枚举类型的未打包数组： client_e read_only_clients[] = {客户端1，客户端2}；还有这个封面组： covergroup cg 与函数示例 ( client_e client, dir_e dir ); cli...

verilog system-verilog

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在 SystemVerilog 中读取 CSV 文件时如何跳过该文件的第一行？

我正在尝试读取 SystemVerilog 中的 CSV 文件并解析它们并将值分配给关联数组。我想在阅读时跳过 CSV 文件的第一行。我正在使用以下...

csv verilog system-verilog

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