system-verilog 相关问题

SystemVerilog是基于Verilog扩展的统一硬件设计，规范和验证语言。

前缀中不允许使用范围 - systemverilog、Vivado

我正在尝试实现一个数组右移器。它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在

verilog system-verilog vivado edaplayground

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（系统）Verilog 默认情况下不应该发生的 case 语句中的合适断言

在 SystemVerilog case 语句的默认情况下，什么样的断言适合？我有兴趣知道什么在模拟平台上效果最好或最好，什么具有最广泛的容忍度......

verilog system-verilog

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如何修复此 foreach 循环变量语法错误？

我正在尝试在SystemVerilog中使用foreach。我在这里做错了什么？ `定义大小 3:0 //变量模块 tb； reg [7:0] 温度；初始开始温度=8'd25； $display("%d",temp[...

foreach verilog system-verilog

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如何修复此 foreach 循环变量语法错误？

我正在尝试在SystemVerilog中使用foreach。我在这里做错了什么？ `定义大小 3:0 //变量模块 tb； reg [7:0] 温度；初始开始温度=8'd25； $display("%d",temp[...

foreach verilog system-verilog

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抽象类不能在模块中实例化

我在尝试实例化 new() 函数时看到以下错误。错误-[SV-ACCNBI]抽象类无法实例化 model_dpi_module, "umc_uvc_ptr = new("umc_uvc_ptr",

class module system-verilog new-operator uvm

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4位寄存器始终显示输出0

模块寄存器（输入[7:0] inp，输入load,clk,clr，输出reg [7:0] out）；总是@（posege clk或posege clr）开始如果（清除）出<= 8'b00000000; else if(load) out<= ...

verilog system-verilog test-bench

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$fscanf 函数无法与 CSV 字符串输入正常工作

我正在尝试使用 $fscanf 函数读取 SystemVerilog 中的 CSV 文件。这是csv文件的格式 REG_1,0xab4556 REG_2,0x124d 等等... 我必须扫描这些值并分配它们...

csv verilog system-verilog

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扫描功能在系统verilog中无法正常工作

我正在尝试使用 fscanf 函数读取系统 verilog 中的 csv 文件。这是csv文件的格式 REG_1,0xab4556 REG_2,0x124d 等等... 我必须扫描这些值并将它们分配给

csv scanf verilog system-verilog

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always_comb 构造并不推断纯粹的组合逻辑

我有这个 FSM，可以控制我正在构建的游戏中的不同事件（在 Quartus Prime Lite Edition 17.0 中）。当我尝试编译它时，出现以下错误：错误（10166）：SystemVerilog RTL 编码错误...

compilation verilog system-verilog quartus

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SystemVerilog模块，为什么复位不复位

我正在编写一个 SystemVerilog 模块，该模块将数据存储在 2 个存储器中以进行矩阵向量乘法。我正在运行我的教授提供的测试平台，但我一直在努力调试内存添加...

system-verilog

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为什么这会模拟延迟为 2 的连续分配，就像延迟为 3 一样

我有这个系统verilog代码，它为一些带有延迟的简单操作和一个带有时钟的简单测试平台进行连续分配。 `时间尺度1ns/1ps 模块延迟（输入逻辑a、b）；我...

verilog system-verilog

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为255线总线生成随机值

我想验证 255 线总线从源到目的地的连接性（使用 System verilog）。为此，希望在源总线上驱动随机值并确保相应的随机值

verilog system-verilog verification

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如何在Verilog/SystemVerilog中声明全局可变大小和可变值的参数/局部参数一维数组？

我想在模块内声明一个名为 WEIGHT 的参数数组。然而，数组的大小及其值取决于称为 NFFT 的模块的参数。这是一个代码片段...

verilog system-verilog

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如何向bram写入数据以及从bram读取数据？

我试图了解在某些控制情况下BRAM存储器中的写入和读取是如何发生的。请告诉我我的代码中是否存在任何概念错误：模块 bram_dual(wrt...

verilog system-verilog fpga ram xilinx

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禁用/禁止向上名称引用

是否可以在系统verilog中禁用向上名称引用？例如，如果在源代码中使用它，则会引发 lint 错误或编译警告/错误？背景：用完...

system-verilog lint

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双分号终止的效果

我们有一组代码，其中 SystemVerilog 中的一行以双分号与单分号终止。关于 HDL 中额外分号的影响存在一些争论。什...

verilog system-verilog

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systemverilog 中双分号终止的效果

我们有一组代码，其中 systemverilog 中的一行以双分号与单分号终止。关于 HDL 中额外分号的影响存在一些争论。 W...

verilog system-verilog

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UVM 环境中的意外队列随机化

这是我的代码 -> eda Playground 当下面的代码激活时，当“monitor”将值发送为 anlaysis_port 时，uvm_scoreboard 中的类“trasn packet queue”会发生更改。我只是给...

oop verilog system-verilog uvm

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Verilog 的带有字符串数组的 Foreach 循环

我希望代码与以下内容相同：地址=`TX_B+'h00; 地址=`TX_B+'h04; 地址=`TX_B+'h08; 地址=`TX_B+'h0C; 地址=`TX_B+'h10; 通过使用 foreach （或其他达到相同效果的方法）但行不通，...

verilog system-verilog

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在SystemVerilog中如何使用参数来实例化多个信号和寄存器？

我创建了一个传递参数 N 的模块。 N 将用于创建 N-2 个信号，第一个信号的宽度为 1，下一个信号的宽度为 2，直到第 N-1 个信号的宽度为 N-1...

system-verilog

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